JP7341069B2 - 有線通信システム - Google Patents
有線通信システム Download PDFInfo
- Publication number
- JP7341069B2 JP7341069B2 JP2020003061A JP2020003061A JP7341069B2 JP 7341069 B2 JP7341069 B2 JP 7341069B2 JP 2020003061 A JP2020003061 A JP 2020003061A JP 2020003061 A JP2020003061 A JP 2020003061A JP 7341069 B2 JP7341069 B2 JP 7341069B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- phase
- synchronization
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
図6は、従来方式であるマンチェスタ符号を用いた通信の説明図であり、データをマンチェスタ符号化することによって同期クロックをデータに含めて送信し、受信側ではマンチェスタ符号から同期クロックを抽出することで、データの正常な受信が可能となっている。
そのため、正しく伝送する為には伝送速度を下げるか、伝送距離を短くする必要があった。
この構成によれば、受信側では、受信したフレームから算出した位相と、判定した位相ずれ方向との2つの情報を基に、生成した複数の同期クロックから好ましいクロックを選択するため、最も同期外れが発生し難いタイミングのクロックを選択することが可能となる。よって、データの伝送周波数をデータ周波数の2倍等に上げること無く、良好なデータ受信を実施でき、従来より伝送距離を伸ばすことができる。
この構成によれば、前後2分割したフレームのうち、位相ずれにより同期外れが発生し難い一方に対して同期するクロックが選択されるため、フレーム内で同期位置がズレていても同期外れが発生し難く、受信データを取り損なうようなことが発生し難い。
この構成によれば、受信側は、同期クロックを2通りのクロックから選択する場合は、受信データ周波数の2倍の周波数を生成すれば良く、使用するASIC等は低スペックで済む。
そして、これらのブロックに対するクロック信号を生成する回路は、クロックを生成するクロック生成部14、生成したクロックを4分周する分周部15、分周した周波数によりデータクロックを生成するデータクロック部16等により構成されている。
このデータクロック部16が出力するクロック信号により、各ブロックはコントロールされて信号が伝送線L1を介して受信側機器20に出力される。
クロック生成部27は、送信側機器10のクロック生成部14に対して2分の1の周波数のクロックを生成する。即ちデータ周波数の2倍の周波数でクロックを生成する。
図2は送信側機器10から伝送されるデータのフレーム構成を示している。図2に示すように、フレームの先頭にプリアンブル部が配置され、このプリアンブル部によりクロック同期の為のパターンが伝送される。このプリアンブルは、クロック同期をし易くする為に1と0を1ビット毎に交互に出力するよう構成されている。
またフレーム長は、クロック偏差から割り出して、1フレーム経過してもデータクロックの1/4以上のずれが発生しない長さに設定されている。
そして受信側機器20では、フレーム毎にフレームの先頭のプリアンブル部でクロック同期を取ることで、送受信側のクロック偏差によるクロック同期外れが発生する前に再同期が実施される。
デジタル変換されたデータは、2方向に出力され、一方は0/1変換部22を介してデータ受信部23に出力され、他方はクロック同期部28に出力される。
同期信号波形の位相は次の式で算出され、同期信号(プリアンブル)部分は、0/1の繰り返しデータであるので、位相が測定できる。
但し、I:FFT出力の実数、Q:FFT出力の虚数
尚、位相変化を判定する理由は、送信側の動作クロックと受信側の動作クロックは同じスペックであったとしても誤差がある為、徐々にずれが発生する。そのため、受信時にはこれを考慮してクロック同期を行う必要がある。
そして、同期クロックタイミング選択部28cは、この判定結果を受けて同期タイミングに合致する或いは近いクロックを同期クロックイネーブル生成部28bが作った2つのタイミングの中から選択し、データ受信部23においてデータ受信の同期クロックとして使用する。
図3,4において、Eが同期クロックの範囲(タイミング)を示し、位相変化の方向が分かれば同期クロックは受信信号の中心である必要は無く、位相変化の方向とは逆方向にあれば良いことを示している。
一方、図4に示すように図示する左側に位相がずれていると判定した場合は、フレームの右側2分の1の部分でクロック同期を取るよう同期クロックタイミング選択部28cに指示を出す。
また、前後2分割したフレームのうち、位相ずれにより同期外れが発生し難い一方に対して同期するクロックが選択されるため、フレーム内で同期位置がズレていても同期外れが発生し難く、受信データを取り損なうようなことが発生し難い。
更に、受信側は、同期クロックを2通りのクロックから選択する場合は、受信データ周波数の2倍の周波数を生成すれば良く、使用するASIC等は低スペックで済む。
Claims (3)
- 送信側と受信側が有線で接続され、データをフレーム単位で伝送する有線通信システムであって、
送信側がフレームの先頭に1と0を1ビット毎に交互に出力するプリアンブル部を配置して送信する一方、
受信側は、受信した複数フレームに渡ってプリアンブル部の位相を算出する位相演算部と、
算出した位相情報から位相ずれ方向を判定する位相変化方向判定部と、
算出した位相及び判定した位相のずれの方向の情報を基に、複数生成したクロックの中から同期クロックに使用するクロックを選択するクロック選択部とを有することを特徴とする有線通信システム。 - 前記クロック選択部は、受信データの切り替わりから、次の受信データの切り替わりまでの間に位置するデータを前後に2分割して、当該2分割したデータのうち位相が変化する方向に対して逆側となる分割部を選択するクロック同期タイミング判定部と、
前記分割部に同期するクロックを複数のクロックの中から選択して同期クロックとする同期クロックタイミング選択部とを有することを特徴とする請求項1記載の有線通信システム。 - 受信側で生成されるクロックの周波数は、受信データ周波数の2倍の周波数であり、前記クロック選択部が選択するクロックは2通りのクロックから選択されることを特徴とする請求項1又は2記載の有線通信システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020003061A JP7341069B2 (ja) | 2020-01-10 | 2020-01-10 | 有線通信システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020003061A JP7341069B2 (ja) | 2020-01-10 | 2020-01-10 | 有線通信システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021111886A JP2021111886A (ja) | 2021-08-02 |
JP7341069B2 true JP7341069B2 (ja) | 2023-09-08 |
Family
ID=77060297
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020003061A Active JP7341069B2 (ja) | 2020-01-10 | 2020-01-10 | 有線通信システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7341069B2 (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004166259A (ja) | 2002-10-25 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 位相誤差補正回路およびこれを用いた受信装置 |
WO2012086017A1 (ja) | 2010-12-21 | 2012-06-28 | 富士通株式会社 | データ受信回路、情報処理装置、データ受信プログラムおよびデータ受信方法 |
JP2013102372A (ja) | 2011-11-09 | 2013-05-23 | Renesas Electronics Corp | クロックデータリカバリ回路およびそれを内蔵する送受信半導体集積回路 |
JP2014064268A (ja) | 2012-08-30 | 2014-04-10 | Mega Chips Corp | 受信装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2595887B2 (ja) * | 1993-12-27 | 1997-04-02 | 日本電気株式会社 | ビット同期回路 |
JPH07336342A (ja) * | 1994-06-13 | 1995-12-22 | Fujitsu Ltd | クロック再生回路 |
JPH11308204A (ja) * | 1998-04-17 | 1999-11-05 | Toshiba Corp | ビット同期回路 |
-
2020
- 2020-01-10 JP JP2020003061A patent/JP7341069B2/ja active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004166259A (ja) | 2002-10-25 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 位相誤差補正回路およびこれを用いた受信装置 |
WO2012086017A1 (ja) | 2010-12-21 | 2012-06-28 | 富士通株式会社 | データ受信回路、情報処理装置、データ受信プログラムおよびデータ受信方法 |
JP2013102372A (ja) | 2011-11-09 | 2013-05-23 | Renesas Electronics Corp | クロックデータリカバリ回路およびそれを内蔵する送受信半導体集積回路 |
JP2014064268A (ja) | 2012-08-30 | 2014-04-10 | Mega Chips Corp | 受信装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2021111886A (ja) | 2021-08-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2002071666A8 (en) | Synchronizing clocks across a communication link | |
GB0022608D0 (en) | Method of synchronising data | |
JP2007282093A (ja) | クロック信号発生装置及び方法 | |
JP7341069B2 (ja) | 有線通信システム | |
JP2693758B2 (ja) | フレームパルス発生方式 | |
JP2510307B2 (ja) | 待ち時間を減少させる回路を有するデマルチプレクサ | |
JP2722634B2 (ja) | シリアルデータ伝送方式 | |
EP0971504A2 (en) | Synchronization system and method, and recording medium | |
JPH0275240A (ja) | 伝送スクランブル方式 | |
JP3427761B2 (ja) | 同期回路 | |
JPS6058616B2 (ja) | 通信装置 | |
JPH0117627B2 (ja) | ||
JPS6225305B2 (ja) | ||
JP3935893B2 (ja) | クロック再生方法及びクロック再生器 | |
JPS6330822B2 (ja) | ||
JP5126353B2 (ja) | 信号多重方法、信号分離方法、デジタル信号基準周波数補正方法、多重装置、分離装置、無線通信システム、およびデジタル信号基準周波数補正装 | |
JP5126353B6 (ja) | 信号多重方法、信号分離方法、デジタル信号基準周波数補正方法、多重装置、分離装置、無線通信システム、およびデジタル信号基準周波数補正装置 | |
SU1030988A2 (ru) | Система передачи информации | |
JP2730519B2 (ja) | スタッフ同期回路 | |
KR900003668B1 (ko) | 시분할교환기의 클록신호 합성전송 방식 | |
JP2894705B2 (ja) | 同期信号多重伝送方式 | |
JPH08307404A (ja) | フレーム同期方法及びフレーム同期装置 | |
JPH0230292A (ja) | 標本化クロック再生回路 | |
JPH01168135A (ja) | 位相同期方式 | |
JPS60112382A (ja) | テレビジョン信号伝送方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20221124 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230606 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230711 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230801 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230829 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7341069 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |