JP2005077274A - 半導体集積回路装置及びそのテスト方法 - Google Patents
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Abstract
【解決手段】 受信したシリアルデータからクロックを再生するとともに、生成するクロックの位相を変化させることが可能な第1CDR回路3Aを含む第1受信部RXAと、パラレルデータを、送信クロック、及び第1CDR回路3Aが生成したクロックTTXCLKAのいずれかに同期したシリアルデータに変換する第1Ser1Aを含む第1送信部TXAと、シリアルデータを受信し、受信したシリアルデータからクロックを再生するとともに、生成するクロックの位相を変化させることが可能な第2CDR回路3Bを含む第2受信部RXBと、パラレルデータを、送信クロック、及び第2CDR回路3Bが生成したクロックTTXCLKBのいずれかに同期したシリアルデータに変換する第2Ser1Bを含む第2送信部TXBとを具備する。
【選択図】 図1
Description
Texas Instruments, "TLK2501 1.5 TO 2.5 GBPS TRANSCEIVER", [ONLINE] August 2000., [2003年8月25日検索]、インターネット<http://focus.ti.com/lit/ds/symlink/tlk2501.pdf>
シリアルデータを受信し、受信したシリアルデータからクロックを再生するとともに、受信したシリアルデータと基準クロックとの間の周波数オフセット、あるいはクロックの位相を制御する第2位相制御情報のいずれかに基いて、生成するクロックの位相を変化させることが可能な第2クロック・データ再生回路、及び生成したクロックに同期したシリアルデータをパラレルデータに変換する第2デシリアライザーとを含む第2受信部と、パラレルデータを、送信クロック、及び前記第2クロック・データ再生回路が生成したクロックのいずれかに同期したシリアルデータに変換する第2シリアライザーを含む第1送信部とを具備することを特徴としている。
図1はこの発明の第1実施形態に係る半導体集積回路装置の一構成例を示すブロック図、図2は通常動作の状態を示すブロック図である。
第2実施形態は、第1実施形態に係る半導体集積回路装置を、より具体化した例である。
TestGen回路は、PI回路がクロックの位相をシフトさせるのに必要な位相制御情報を発生する。例えば、TestGen回路は、高速シリアルデータインターフェース部の外部から供給された情報に基き、クロックの位相をシフトさせるように指示する位相制御情報を、CDR回路に出力する。
TestAna回路は、送信したシリアルデータの位相のシフト量と受信したシリアルデータの位相のシフト量とを比較し、CDR回路に不具合があるかを否かを調べる。
ループバックパスは、送信部から出力したシリアルデータを、受信部にループバックする電気的なパスである。本例では、隣接したチャンネルどうしで、シリアルデータを襷がけにループバックする。例えば、第1チャンネルA-chから送信したシリアルデータを、第2チャンネルB-chにループバックする。また、反対に、第2チャンネルB-chから送信したシリアルデータを、第1チャンネルA-chにループバックする。ループバックパスは、半導体集積回路装置チップの外部、及び半導体集積回路装置チップの内部の少なくともいずれかに設けられれば良い。本例では、半導体集積回路装置チップの内部に、ループバックパスを有する例を示す。ループバックパスをチップの内部に設けることの利点は、半導体集積回路装置を、ループバックパスを有する検査用基板に接続しても、しなくても、どちらでもテストできる、ということである。このため、ウェーハ状態でも、受信部のテストを行うことができ、例えば、ウェーハ状態で、多数個同時テストを行うことも可能である。これは、テストに要する時間を短縮でき、例えば、スループットを向上でき、製品のTAT(Turn Around Time)短縮に効果がある。
(1) テスト制御パターン発生回路(TestGen)501Aから、PI回路503Aを制御するPI制御回路(PIcont)502Aに対して、クロック制御信号51Aを送る。
シリアライザー(Serializer)である。
図10はこの発明の第3実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。
図11はこの発明の第4実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。
第1〜第4実施形態では、データをループバックするループバックパスが異なるチャンネルどうしを接続し、ループバックパスが異なるチャンネルどうしで、いわゆる“襷がけ接続(Cross Couple Connection)”になる例を示した。
図13はこの発明の第6実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。
図14はこの発明の第7実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。
Claims (12)
- シリアルデータを受信し、受信したシリアルデータからクロックを再生するとともに、生成するクロックの位相を変化させることが可能な第1クロック・データ再生回路を含む第1受信部と、
パラレルデータを、送信クロック、及び前記第1クロック・データ再生回路が生成したクロックのいずれかに同期したシリアルデータに変換する第1シリアライザーを含む第1送信部と、
シリアルデータを受信し、受信したシリアルデータからクロックを再生するとともに、生成するクロックの位相を変化させることが可能な第2クロック・データ再生回路を含む第2受信部と、
パラレルデータを、送信クロック、及び前記第2クロック・データ再生回路が生成したクロックのいずれかに同期したシリアルデータに変換する第2シリアライザーを含む第2送信部と
を具備することを特徴とする半導体集積回路装置。 - シリアルデータを受信し、受信したシリアルデータからクロックを再生するとともに、受信したシリアルデータと基準クロックとの間の周波数オフセット、あるいはクロックの位相を制御する第1位相制御情報のいずれかに基いて、生成するクロックの位相を変化させることが可能な第1クロック・データ再生回路、及び生成したクロックに同期したシリアルデータをパラレルデータに変換する第1デシリアライザーとを含む第1受信部と、
パラレルデータを、送信クロック、及び前記第1クロック・データ再生回路が生成したクロックのいずれかに同期したシリアルデータに変換する第1シリアライザーを含む第1送信部と、
シリアルデータを受信し、受信したシリアルデータからクロックを再生するとともに、受信したシリアルデータと基準クロックとの間の周波数オフセット、あるいはクロックの位相を制御する第2位相制御情報のいずれかに基いて、生成するクロックの位相を変化させることが可能な第2クロック・データ再生回路、及び生成したクロックに同期したシリアルデータをパラレルデータに変換する第2デシリアライザーとを含む第2受信部と、
パラレルデータを、送信クロック、及び前記第2クロック・データ再生回路が生成したクロックのいずれかに同期したシリアルデータに変換する第2シリアライザーを含む第1送信部と
を具備することを特徴とする半導体集積回路装置。 - 前記第2受信部をテストするとき、
前記第1クロック・データ再生回路は、前記第1位相制御情報に基いて、生成するクロックの位相を変化させ、位相を変化させたクロックを前記第1送信部に出力し、
前記第1送信部は、前記第1クロック・データ再生回路から出力され、位相を変化させたクロックに同期したシリアルデータを前記第2クロック・データ再生回路に送信し、
前記第2クロック・データ再生回路は、前記第1送信部から送信されたシリアルデータを受信し、受信したシリアルデータからクロックを再生し、
前記第1受信部をテストするとき、
前記第2クロック・データ再生回路は、前記第2位相制御情報に基いて、生成するクロックの位相を変化させ、位相を変化させたクロックを前記第2送信部に出力し、
前記第2送信部は、前記第2クロック・データ再生回路から出力され、位相を変化させたクロックに同期したシリアルデータを前記第1クロック・データ再生回路に送信し、
前記第1クロック・データ再生回路は、前記第2送信部から送信されたシリアルデータを受信し、受信したシリアルデータからクロックを再生することを特徴とする請求項2に記載の半導体集積回路装置。 - テスト制御パターン発生部と、
テスト解析部とを、さらに具備し、
前記テスト制御パターン発生部は、前記第1位相制御情報、及び前記第2位相制御情報を発生し、
前記テスト解析部は、前記第2クロック・データ再生回路の状態を、前記第1位相制御情報と前記第2クロック・データ再生回路が再生したクロックの位相情報とに基いて解析するとともに、前記第1クロック・データ再生回路の状態を、前記第2位相制御情報と前記第1クロック・データ再生回路が再生したクロックの位相情報とに基いて解析することを特徴とする請求項2及び請求項3いずれかに記載の半導体集積回路装置。 - 前記テスト制御パターン発生部は、前記第1位相制御情報を発生する第1テスト制御パターン発生回路と、前記第2位相制御情報を発生する第2テスト制御パターン発生回路とを含み、
前記テスト解析部は、前記第1クロック・データ再生回路の状態を解析する第1テスト解析回路と、前記第2クロック・データ再生回路の状態を解析する第2テスト解析回路とを含むことを特徴とする請求項4に記載の半導体集積回路装置。 - 前記第1送信部、及び前記第2送信部は、前記第1受信部と、前記第2受信部との間に配置され、
前記第1送信部は前記第1受信部に隣接し、前記第2送信部は前記第2受信部に隣接することを特徴とする請求項1及び請求項2いずれかに記載の半導体集積回路装置。 - 前記第1受信部、及び前記第2受信部は、前記第1送信部と、前記第2送信部との間に配置され、
前記第1受信部は前記第1送信部に隣接し、前記第2受信部は前記第2送信部に隣接することを特徴とする請求項1及び請求項2いずれかに記載の半導体集積回路装置。 - 前記第1送信部から前記第2受信部へシリアルデータをループバックする第1ループバックパスと、
前記第2送信部から前記第1受信部へシリアルデータをループバックする第2ループバックパスとを具備し、
前記第1、第2ループバックパスは、半導体集積回路装置チップ内に設けられていることを特徴とする請求項6及び請求項7いずれかに記載の半導体集積回路装置。 - 前記第1送信部、及び前記第2送信部は、前記第1受信部と、前記第2受信部との間に配置され、
前記第1送信部は前記第2受信部に隣接し、前記第2送信部は前記第1受信部に隣接することを特徴とする請求項1及び請求項2いずれかに記載の半導体集積回路装置。 - 前記第1受信部、及び前記第2受信部は、前記第1送信部と、前記第2送信部との間に配置され、
前記第1受信部は前記第2送信部に隣接し、前記第2受信部は前記第1送信部に隣接することを特徴とする請求項1及び請求項2いずれかに記載の半導体集積回路装置。 - 前記第1送信部から前記第1受信部へシリアルデータをループバックする第3ループバックパスと、
前記第2送信部から前記第2受信部へシリアルデータをループバックする第4ループバックパスとを具備し、
前記第3、第4ループバックパスは、半導体集積回路装置チップ内に設けられていることを特徴とする請求項8乃至請求項10いずれか一項に記載の半導体集積回路装置。 - シリアルデータを受信し、受信したシリアルデータからクロックを再生するとともに、生成するクロックの位相を変化させることが可能な第1クロック・データ再生回路を含む第1受信部と、
パラレルデータを、送信クロック、及び前記第1クロック・データ再生回路が生成したクロックのいずれかに同期したシリアルデータに変換する第1シリアライザーを含む第1送信部と、
シリアルデータを受信し、受信したシリアルデータからクロックを再生するとともに、生成するクロックの位相を変化させることが可能な第2クロック・データ再生回路を含む第2受信部と、
パラレルデータを、送信クロック、及び前記第2クロック・データ再生回路が生成したクロックのいずれかに同期したシリアルデータに変換する第2シリアライザーを含む第2送信部とを具備する半導体集積回路装置のテスト方法であって、
前記第1受信部をテストするとき、
前記第2クロック・データ再生回路において、シリアルデータに関わらずに、生成するクロックの位相を変化させ、位相を変化させたクロックを前記第2送信部に出力し、
前記位相を変化させたクロックに同期したシリアルデータを、前記第2送信部から前記第1クロック・データ再生回路に送信し、
前記第1クロック・データ再生回路において、前記第2送信部から送信されたシリアルデータを受信し、受信したシリアルデータからクロックを再生し、
前記第2クロック・データ再生回路が変化させたクロックの位相制御情報と、前記第1クロック・データ再生回路がクロックを再生する際の位相制御情報とに基いて、前記第1クロック・データ再生回路の状態を解析し、
前記第2受信部をテストするとき、
前記第1クロック・データ再生回路において、シリアルデータに関わらずに、生成するクロックの位相を変化させ、位相を変化させたクロックを前記第1送信部に出力し、
前記位相を変化させたクロックに同期したシリアルデータを、前記第1送信部から前記第2クロック・データ再生回路に送信し、
前記第2クロック・データ再生回路において、前記第1送信部から送信されたシリアルデータを受信し、受信したシリアルデータからクロックを再生し、
前記第1クロック・データ再生回路が変化させたクロックの位相制御情報と、前記第2クロック・データ再生回路がクロックを再生する際の位相制御情報とに基いて、前記第2クロック・データ再生回路の状態を解析することを特徴とする半導体集積回路装置のテスト方法。
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