WO2010026642A1 - 試験装置、送信装置、受信装置、試験方法、送信方法、および受信方法 - Google Patents

試験装置、送信装置、受信装置、試験方法、送信方法、および受信方法 Download PDF

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WO2010026642A1
WO2010026642A1 PCT/JP2008/066005 JP2008066005W WO2010026642A1 WO 2010026642 A1 WO2010026642 A1 WO 2010026642A1 JP 2008066005 W JP2008066005 W JP 2008066005W WO 2010026642 A1 WO2010026642 A1 WO 2010026642A1
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WO
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signal
phase
clock
unit
shift amount
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PCT/JP2008/066005
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大輔 渡邊
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株式会社アドバンテスト
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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    • G01R31/317—Testing of digital circuits
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    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G—PHYSICS
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    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G01R31/31726—Synchronization, e.g. of test, clock or strobe signals; Signals in different clock domains; Generation of Vernier signals; Comparison and adjustment of the signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass

Definitions

  • the present invention relates to a test apparatus, a transmission apparatus, a reception apparatus, a test method, a transmission method, and a reception method.
  • Patent Document 1 discloses a test apparatus that tests a device under test that outputs a signal in which a clock is embedded.
  • the test apparatus includes a PLL circuit that outputs a reproduction clock having a frequency that is a predetermined multiple of the frequency of a given reference clock and a phase delayed by a delay amount given from the phase of the given reference clock;
  • a CDR circuit abbreviation for clock data recovery circuit
  • a phase comparator that detects the phase difference between the clock embedded in the data signal and the recovered clock, and controls the amount of delay applied to the PLL circuit according to the phase difference;
  • an output signal is acquired in accordance with the reproduction clock (see paragraphs 0017, 0023, and 0024).
  • the phase comparator that compares the phase of the recovered clock and the data signal from the device generally outputs a state in which the recovered clock is either advanced or delayed with respect to the data signal from the device under test.
  • a phase comparator When such a phase comparator outputs a burst signal that does not change for a long period of time, it may output either an advanced state or a delayed state for a long period of time.
  • the phase of the recovered clock is unilaterally advanced or delayed, so that the recovered clock is out of the phase locked state with respect to the device under test.
  • test clock cannot correctly capture the data signal because the reproduction clock is not locked to the data signal. For this reason, the test apparatus must wait until the reproduction clock is locked to the data signal, and the test time becomes long.
  • an object of the present invention is to provide a test apparatus, a transmission apparatus, a reception apparatus, a test method, a transmission method, and a reception method that can solve the above problems.
  • This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a test apparatus for testing a device under test, the phase of an internal clock generated in the test apparatus and a clock superimposed on a device signal output from the device under test
  • a phase comparison unit that compares the phase shift amount of the internal clock with respect to the device signal based on a phase comparison result, and the internal clock with the phase shift amount adjusted with respect to the device signal.
  • a test comprising: an acquisition unit that acquires the device signal; and a prohibition unit that prohibits a change in the phase shift amount based on the phase comparison result in at least a part of a period in which no clock is superimposed on the device signal.
  • a test apparatus for testing a device under test, wherein the device under test is superimposed on an internal clock of the device under test and a reception signal input via an input terminal.
  • a phase comparison unit that compares the phase with the clock, an adjustment unit that adjusts a phase shift amount of the internal clock with respect to the reception signal based on a phase comparison result, and a phase shift amount that is adjusted with respect to the reception signal
  • An acquisition unit that acquires the received signal according to the internal clock, and the test apparatus supplies a test signal for testing the device under test to the input terminal of the device under test.
  • Prohibition of the change of the phase shift amount based on the phase comparison result in at least a part of a period when the clock is not superimposed on the signal supply unit and the test signal.
  • a signal test device comprising a prohibition unit supplied to the device under test, the, and to provide a test method related to the test apparatus.
  • the phase comparison unit that compares the phase of the reference clock and the clock superimposed on the received signal from the outside, and the reference clock for the received signal based on the result of the phase comparison
  • An adjustment unit that adjusts a phase shift amount; an acquisition unit that acquires the reception signal according to the reference clock whose phase shift amount is adjusted with respect to the reception signal; and a period in which no clock is superimposed on the reception signal
  • a reception device including a prohibition unit that prohibits a change in the phase shift amount based on the phase comparison result, and a reception method related to the reception device.
  • a transmitting device for transmitting a signal to a receiving device, wherein the receiving device is superimposed on a received signal input via a reference clock and an input terminal of the receiving device.
  • a phase comparison unit that compares the phase with the received clock, an adjustment unit that adjusts a phase shift amount of the reference clock with respect to the received signal based on a phase comparison result, and a phase shift amount that is adjusted with respect to the received signal.
  • An acquisition unit that acquires the reception signal according to the reference clock, and the transmission device supplies a transmission signal to be transmitted to the reception device to the input terminal of the reception device.
  • a prohibiting unit that prohibits a change in the amount of phase shift based on the phase comparison result in at least a part of a period in which a clock is not superimposed on the transmission signal.
  • FIG. 1 shows a configuration of a test apparatus 10 according to an embodiment of the present invention.
  • 2 shows a configuration of a shift clock generation unit 150 according to an embodiment of the present invention.
  • the structure of the phase adjustment control part 260 which concerns on embodiment of this invention is shown.
  • An example of the operation timing of the test apparatus 10 according to the embodiment of the present invention is shown.
  • the structure of the principal part of the determination part 124 which concerns on the 1st modification of embodiment of this invention is shown.
  • the structure of the test apparatus 10 which concerns on the 2nd modification of embodiment of this invention is shown.
  • the structure of the apparatus 700 which concerns on the 3rd modification of embodiment of this invention is shown.
  • the structure of the determination part 124 which concerns on the 4th modification of embodiment of this invention is shown.
  • movement of the phase comparison part 810 which concerns on the 4th modification of embodiment of this invention is shown typically.
  • FIG. 1 shows a configuration of a test apparatus 10 according to the present embodiment together with a DUT 100 (device under test or Device Under Test).
  • the test apparatus 10 causes the internal clock generated in the test apparatus 10 to be phase-locked with the clock extracted from the device signal.
  • the test apparatus 10 prohibits the change of the phase of the internal clock during a period in which the clock is not superimposed on the device signal.
  • the test apparatus 10 can maintain the phase of the internal clock in the previous lock state while receiving the burst signal as the device signal. Therefore, when the data signal is output again from the DUT 100, the test apparatus 10 can receive the data signal using the phase of the internal clock in the immediately previous lock state.
  • the test apparatus 10 includes a test apparatus main body 105 that tests the DUT 100 and a control apparatus 110 that controls the test of the DUT 100 performed by the test apparatus main body 105.
  • the test apparatus main body 105 executes a test sequence for testing the DUT 100, supplies a test signal generated according to the test sequence to the DUT 100, and device signals output from the DUT 100 according to the test signal.
  • a determination unit 124 that receives and inspects and determines whether the DUT 100 is good or bad.
  • the test unit 122 includes a frequency multiplication unit 145, a timing generation unit 125, a pattern generation unit 130, and a waveform shaping unit 135.
  • the frequency multiplier 145 multiplies the reference clock REFCLK of the test apparatus 10 and outputs a multiplied clock REFCLKM.
  • the frequency multiplier 145 may output a multiplied clock REFCLKM converted to the same frequency as the device signal output from the DUT 100.
  • the frequency multiplier 145 outputs a multiplied clock REFCLKM having a frequency different from that of the device signal.
  • 125 may be converted to the same frequency as the device signal.
  • the reference clock REFCLK may be a system clock for operating the entire test apparatus main body 105, or may be a reference clock used for exchanging signals with the DUT 100. Further, depending on the frequency relationship between the reference clock REFCLK and the clock superimposed on the device signal, a configuration without the frequency multiplier 145 or a configuration using a frequency divider instead of the frequency multiplier 145 may be employed.
  • the timing generator 125 receives the reference clock REFCLK and the multiplied clock REFCLKM multiplied by the frequency multiplier 145, receives a periodic signal (also referred to as a RATE signal) indicating a test period for testing the DUT 100, and a test signal supplied to the DUT 100. A timing signal that defines the change timing is generated.
  • the timing generation unit 125 is a device that changes the frequency and / or phase of the reference clock REFCLK and / or the multiplied clock REFCLKM, and is a clock that is a source of the shift clock SFTCLK used by the determination unit 124 to acquire a device signal.
  • a strobe signal STRB adjusted to substantially the same frequency as the signal is generated.
  • the strobe signal STRB is an example of an internal clock generated in the test apparatus 10.
  • the timing generation unit 125 thins out the clock pulses of the multiplied clock REFCLKM so that the frequency of the generated strobe signal STRB is the same as the frequency of the device signal, and adjusts the interval of the clock pulses to be equal.
  • the signal STRB may be generated.
  • the timing generator 125 divides at least one of the reference clock REFCLK or the multiplied clock REFCLKM and the strobe signal STRB oscillated by a VCO (voltage controlled oscillator) or the like to obtain the same frequency, and then divides the reference clock REFCLK.
  • the phase adjustment may be performed by controlling the oscillation frequency of the VCO so that the clock based on the strobe signal STRB is phase-locked with the clock based on the multiplied clock REFCLKM.
  • the pattern generator 130 executes a test command in a test sequence based on a test program supplied from the control device 110 for each test cycle corresponding to the periodic signal received from the timing generator 125, and associates the test command with each test command.
  • the obtained test pattern is output to the waveform shaping unit 135.
  • the pattern generation unit 130 outputs an expected value pattern associated with each test instruction to the expected value comparison unit 170.
  • the waveform shaping unit 135 shapes the test pattern received from the pattern generation unit 130 so as to change at a timing corresponding to the timing signal received from the timing generation unit 125 to generate a test signal. Then, the waveform shaping unit 135 supplies the generated test signal to the DUT 100.
  • the test unit 122 may supply a test signal similar to the actual operation to the DUT 100. Instead, a test scan path or the like may be provided. It may be used to set the DUT 100 to output a device signal to be tested. Further, the test unit 122 may supply a digital or analog test signal according to the type of the DUT 100.
  • the determination unit 124 includes a comparator 140, a shift clock generation unit 150, an acquisition unit 155, a frequency division unit 160, a DEMUX 165, and an expected value comparison unit 170.
  • the comparator 140 receives the device signal output from the DUT 100 and converts it into a signal waveform used inside the determination unit 124. In the present embodiment, the comparator 140 compares the device signal with a threshold voltage corresponding to the logical value, and outputs a logical value corresponding to the comparison result.
  • the shift clock generation unit 150 adjusts the phase of the strobe signal STRB generated by the control device 110 according to the device signal received via the comparator 140, and adjusts the amount of phase shift with respect to the device signal.
  • a shift clock SFTCLK is generated.
  • Shift clock generation unit 150 outputs generated shift clock SFTCLK to acquisition unit 155 and frequency division unit 160. Further, the shift clock generation unit 150 determines whether to permit or prohibit the phase adjustment according to an instruction from the control device 110 and the pattern generation unit 130 or an observation result of the device signal received from the DEMUX 165.
  • the acquisition unit 155 is, for example, an FF (short for a flip-flop), and acquires a device signal according to the shift clock SFTCLK.
  • the frequency divider 160 divides the shift clock SFTCLK and supplies the frequency-shifted clock SFTCLKD to the shift clock generator 150 and the DEMUX 165.
  • the DEMUX 165 (abbreviation for demultiplexer) demultiplexes the device signal acquired by the acquisition unit 155 according to the divided shift clock SFTCLKD, and compares the demultiplexed device signal with the shift clock generation unit 150 and the expected value comparison.
  • the frequency divider 160 may divide the shift clock SFTCLK and output a frequency-divided shift clock SFTCLKD having the same frequency as the periodic signal RATE or the reference clock REFCLK.
  • the DEMUX 165 parallelizes the device signals that the acquisition unit 155 sequentially captures in synchronization with the shift clock SFTCLK, and converts the device signals into multi-bit device signals that are synchronized with the divided shift clock SFTCLKD. For example, when the frequency division ratio is 1: 8, the DEMUX 165 allocates continuous 8-bit device signals sequentially acquired by the acquisition unit 155 to each bit of 8-bit data, and the frequency is 1/8. Convert data into device signals.
  • the expected value comparison unit 170 receives the demultiplexed device signal from the DEMUX 165 and compares it with the corresponding expected value in the expected value pattern supplied from the pattern generation unit 130. Accordingly, the expected value comparison unit 170 can compare the value of the device signal from the DUT 100 acquired by the acquisition unit 155 with the expected value.
  • the expected value comparison unit 170 may store the comparison result between the value of the device signal and the expected value in a storage device such as a fail memory or a register.
  • the control device 110 can detect whether or not a failure has occurred by accessing the storage device during or after the test and notify the user of the test device 10. Further, the test apparatus 10 may change the test sequence to be executed depending on whether or not a failure has occurred.
  • the control device 110 controls each part of the test apparatus main body 105.
  • the control device 110 includes a frequency multiplication unit 145, a timing generation unit 125, a pattern generation unit 130, a waveform shaping unit 135, a comparator 140, a shift clock generation unit 150, a DEMUX 165, an expected value comparison unit 170, and the like in the test apparatus main body 105.
  • a register or memory provided in each unit is accessed to set the function and operation of each unit.
  • the control device 110 may set the frequency multiplication unit 145 to multiply the multiplied clock REFCLKM with respect to the reference clock REFCLK, and set the frequency ratio between the multiplied clock REFCLKM and the strobe signal STRB in the timing generation unit 125.
  • the shift clock generation unit 150 may set whether to prohibit the phase adjustment. Further, the control device 110 may set the frequency division ratio of the frequency-divided shift clock SFTCLKD with respect to the shift clock SFTCLK in the frequency division unit 160, and how many bits the device signal received from the acquisition unit 155 is demultiplexed. You may set to DEMUX165.
  • FIG. 2 shows a configuration of the shift clock generation unit 150 according to the present embodiment.
  • the shift clock generation unit 150 includes a clock recovery unit 200, a phase comparison unit 210, a digital filter 220, a register 225, a jitter application unit 230, an adder 240, a phase shift unit 250, and a phase adjustment control unit 260.
  • a clock recovery unit 200 includes a clock recovery unit 200, a phase comparison unit 210, a digital filter 220, a register 225, a jitter application unit 230, an adder 240, a phase shift unit 250, and a phase adjustment control unit 260.
  • the clock recovery unit 200 recovers the clock of the device signal from the device signal output from the DUT 100. Specifically, the clock recovery unit 200 outputs a recovered clock RCLK having an edge corresponding to the edge timing at which the logical value of the device signal changes. As an example, the clock recovery unit 200 has the same edge as the device signal by taking the exclusive OR (or the negative exclusive OR) of the device signal and the delayed device signal obtained by delaying the device signal for a predetermined time, A reproduction clock RCLK having a pulse width of a predetermined time may be generated.
  • the phase comparison unit 210 compares the phase of the strobe signal STRB and the recovered clock RCLK obtained by extracting the clock superimposed on the device signal. Then, the phase comparison unit 210 is a delayed signal L (Late signal) indicating that the edge of the strobe signal STRB is delayed with respect to the edge of the recovered clock RCLK from which the clock superimposed on the device signal is extracted, or advanced. A lead signal E (Early signal) indicating that the signal is present is output as a phase comparison result.
  • the phase comparison unit 210 may be a phase frequency comparator (PFD: Phase Frequency Detector) or a phase comparator (PD: Phase Detector).
  • the advance signal E and the delay signal L may be a pulse width modulation digital signal having a pulse width corresponding to the advance or delay, or a 1-bit signal having a logical value corresponding to the advance or delay. Also good.
  • the digital filter 220, the register 225, the jitter applying unit 230, the adder 240, and the phase shift unit 250 are adjustment units that adjust the phase shift amount of the strobe signal STRB with respect to the device signal based on the phase comparison result by the phase comparison unit 210. Function as.
  • the digital filter 220 supplies the phase shift unit 250 with a phase control signal for controlling the phase shift unit 250 according to the advance signal E and the delay signal L that are sequentially input, thereby reducing the phase shift amount of the phase shift unit 250. Control. More specifically, the digital filter 220 increases the phase shift amount when the advance signal E is received as the phase comparison result on condition that the phase adjustment control unit 260 does not prohibit the change of the phase shift amount. When the delay signal L is received as a phase comparison result, the phase shift amount is decreased. In addition, the digital filter 220 does not change the phase shift amount of the adjustment unit on condition that the phase adjustment control unit 260 prohibits the change of the phase shift amount.
  • the digital filter 220 may integrate the advance signal E and the delay signal L and output the integrated value as a phase control signal.
  • the digital filter 220 may include a counter that counts up in a cycle in which the advance signal E is received and counts down in a cycle in which the delay signal L is received when the change of the phase shift amount is not prohibited.
  • the digital filter 220 may output a phase control signal based on the count value, that is, for example, a predetermined number of bits from the higher order of the count value as the phase control signal.
  • the digital filter 220 may be an infinite impulse response filter (IIR filter) or a finite impulse response filter (FIR filter).
  • the register 225 is a save destination for saving the phase shift amount of the strobe signal STRB specified by the digital filter 220.
  • the register 225 receives and stores the count value of the counter in the digital filter 220 from the digital filter 220 in response to an instruction from the phase adjustment control unit 260 to the digital filter 220.
  • the digital filter 220 can restore the saved phase shift amount by restoring the count value saved in the register 225 to the counter in the digital filter 220.
  • the jitter applying unit 230 generates a jitter signal to be superimposed on the shift clock SFTCLK when performing a jitter tolerance test on the device signal output from the DUT 100, and outputs the jitter signal to the phase control signal output from the digital filter 220 via the adder 240. to add. Thereby, the jitter applying unit 230 and the adder 240 change the value of the phase control signal output from the digital filter 220 according to the value of the jitter signal to be superimposed, and supply the value to the phase shift unit 250.
  • the phase shift unit 250 is, for example, a variable delay circuit, receives a phase control signal to which jitter is added as necessary from the adder 240, and delays the strobe signal STRB by a delay amount corresponding to the phase control signal.
  • the phase shift unit 250 shifts the strobe signal STRB by the phase shift amount specified by the phase control signal with respect to the device signal, and outputs the result as the shift clock SFTCLK.
  • the digital filter 220 increases the phase shift amount, so that the phase shift unit 250 further delays the phase of the shift clock SFTCLK and shifts the phase. Match.
  • the digital filter 220 decreases the phase shift amount, so the phase shift unit 250 further advances the phase of the shift clock SFTCLK to match the phase.
  • the phase adjustment control unit 260 controls whether the change of the phase shift amount of the digital filter 220 is permitted or prohibited.
  • the phase adjustment control unit 260 functions as a prohibition unit that prohibits the change of the phase shift amount based on the phase comparison result during at least a part of the period in which the clock is not superimposed on the device signal.
  • FIG. 3 shows a configuration of the phase adjustment control unit 260 according to the present embodiment.
  • the phase adjustment control unit 260 includes a detection unit 300, an OR circuit 310, an FF 320, a buffer 325, an FF 330, and a logic circuit 340.
  • the phase adjustment control unit 260 performs control from the control device 110, control from the pattern generation unit 130, or Whether or not to allow the phase shift unit 250 to change the phase shift amount is controlled based on the expected value or the measurement result of the change in the device signal by the detection unit 300.
  • the detection unit 300 receives the device signal acquired by the acquisition unit 155 via the DEMUX 165, detects that the value of the device signal does not change for a predetermined period, and detects the phase shift amount of the digital filter 220.
  • a prohibition signal A (in this figure, a signal having a logical value H) for prohibiting the change is output to the logical sum circuit 310. Accordingly, the detection unit 300 prohibits the digital filter 220 from changing the phase shift amount based on the phase comparison result.
  • the detection unit 300 is measured by a run-length measurement circuit that measures the number of cycles (or the number of bits) in which the value of the device signal is unchanged or the device signal does not have a clock edge, and is measured by the run-length measurement circuit.
  • a determination circuit that outputs a detection signal to the OR circuit 310 when the invariant cycle number (or invariant bit number) becomes larger than a predetermined value may be included.
  • the detection unit 300 detects the prohibition signal when the value of the device signal changes during a predetermined period or when the number of cycles in which the device signal has a clock edge is equal to or less than a predetermined threshold.
  • A may be output to the OR circuit 310.
  • the detection unit 300 can prohibit the change of the phase shift amount in response to the frequency of the clock pulse included in the device signal being reduced to such an extent that the phase locked state cannot be maintained.
  • the detection unit 300 adjusts the phase until the detection that the value of the device signal does not change in response to the detection that the value of the device signal acquired by the acquisition unit 155 does not change.
  • a save signal instructing to save the shift amount in the register 225 is output to the digital filter 220.
  • the detection unit 300 detects a change from a cycle in which the device signal has changed and a clock edge to a cycle in which the device signal does not change and does not have a clock edge, and instructs the digital filter 220 to save the phase shift amount. You can do it. Instead, the detection unit 300 instructs the digital filter 220 to save the phase shift amount when it detects that the value of the device signal does not change for a period shorter than the period for which the prohibition signal A is output. You can do it.
  • the detection unit 300 uses the phase shift amount saved in the register 225 as the phase shift amount of the reference clock with respect to the device signal.
  • a recovery signal instructing the digital filter 220 to be reset is output to the digital filter 220.
  • the control device 110 uses the period used for outputting the prohibition signal A, the threshold value for the invariant cycle number or the threshold value for the change cycle number, and / or the period used for outputting the save signal before or during the test execution.
  • at least one of the various parameters may be set based on the user's designation.
  • the pattern generation unit 130 may set at least one of the various parameters described above based on the designation of a test command or a test pattern during the execution of the test sequence.
  • the logical sum circuit 310 calculates the logical sum of the prohibition signal A from the detection unit 300, the prohibition signal B received from the control device 110, and the prohibition signal C received from the pattern generation unit 130, and outputs the prohibition signal D. .
  • the control device 110 prohibits the change of the phase shift amount in the digital filter 220 during the period between the tests or according to the user's designation. Is output.
  • the pattern generation unit 130 outputs a prohibition signal C (a signal having a logical value H) in order to prohibit the change of the phase shift amount by the digital filter 220 during the period in which the change of the phase shift amount is prohibited in the test sequence.
  • the user can prohibit the change of the phase shift amount during a period in which a device signal in which no clock is superimposed is output from the DUT 100 during the test, for example, by explicitly specifying the test command or test pattern. it can.
  • the logical sum circuit 310 outputs a prohibition signal D obtained by logically summing the prohibition signal A, the prohibition signal B, and the prohibition signal C, so that any one of the detection unit 300, the control device 110, and the pattern generation unit 130 is output.
  • the digital filter 220 is prohibited from changing the phase shift amount based on the phase comparison result.
  • the phase adjustment control unit 260 may determine whether to prohibit the change of the phase shift amount by the digital filter 220 based on the expected value generated by the pattern generation unit 130. . More specifically, the phase adjustment control unit 260 detects when the expected value does not change for a predetermined period or more, or when the expected value permits a don't care for a predetermined period or more, that is, when an arbitrary value is permitted as a device signal. This may be detected in the same manner as the unit 300, and a prohibition signal may be output to the OR circuit 310.
  • the FF 320, the buffer 325, the FF 330, and the logic circuit 340 are provided to supply the prohibition signal D to the digital filter 220 in synchronization with the divided shift clock SFTCLKD.
  • the FF 320 acquires the prohibition signal D at the timing of the divided shift clock SFTCLKD.
  • the buffer 325 delays the divided shift clock SFTCLKD for a time sufficiently smaller than one cycle.
  • the FF 330 acquires the prohibition signal D acquired by the FF 320 at the timing of the divided shift clock SFTCLKD delayed by the buffer 325.
  • the FF 320 and the FF 330 can prevent malfunction due to glitches when the prohibition signal D that changes in synchronization with the reference clock REFCLK or the strobe signal STRB in the test apparatus is synchronized with the divided shift clock SFTCLKD.
  • the logic circuit 340 obtains the logical product of the negation of the prohibition signal D and the divided shift clock SFTCLKD and supplies it to the digital filter 220. As a result, the logic circuit 340 passes the divided shift clock SFTCLKD when allowing the change of the phase shift amount, and masks the divided shift clock SFTCLKD so as not to pass when changing the phase shift amount is prohibited. To do. As a result, the phase adjustment control unit 260 can prohibit the change of the phase shift amount by stopping the clock operation of the digital filter 220.
  • the digital filter 220 is connected to the phase shift unit 250 based on the phase comparison result of the phase comparison unit 210 in at least a part of the period when the clock is not superimposed on the device output signal output from the DUT 100. It is prohibited to change the amount of phase shift caused by. As a result, the test apparatus 10 can prevent the phase shift amount from deviating from the phase locked state during the period when the clock is not superimposed.
  • FIG. 4 shows an example of the operation timing of the test apparatus 10 according to the present embodiment.
  • the DUT 100 outputs a data signal 400 with a clock superimposed thereon as a device signal, and then outputs a burst signal 410 in which the value does not change for a certain period and the clock is not superimposed. Then, the DUT 100 outputs a data signal 420 in which a clock is superimposed again after the burst signal 410.
  • the phase comparison unit 210 compares the phases of the recovered clock RCLK extracted from the data signal 400 and the strobe signal STRB, and adjusts the phase of the shift clock SFTCLK based on the phase comparison result. Thereby, the phase of the shift clock SFTCLK is locked with respect to the device signal. This state is indicated by hatching in the CDR lock state 430 in the drawing.
  • the digital filter 220 is in an operation state shown as a CDR lock state 430, a CDR lock release state 440, and a CDR lock state 450 in the drawing.
  • the clock recovery unit 200 cannot extract the clock from the device signal, and the phase comparison unit 210 cannot compare the phase of the recovery clock RCLK and the strobe signal STRB. . In this case, depending on the type of the phase comparison unit 210, either the advance signal or the delay signal continues to be output.
  • phase comparison unit 210 an FF that takes in logic H at the edge of the recovered clock and outputs it as a delay signal, an FF that outputs as an advance signal that takes in logic H at the edge of the strobe signal STRB, and these two A phase frequency comparator having a circuit that resets two FFs to logic L when both outputs of the FFs become logic H can be cited.
  • the phase comparison unit 210 continues to output one of the advance signal and the delay signal, the digital filter 220, when the change of the phase shift amount is not prohibited, as shown in the CDR lock state 430 in the figure, the phase comparison result In response to this, the phase shift amount is shifted in one direction, and the state is gradually shifted to the CDR lock release state 440 in which the phase lock is released. Thereafter, when the data signal 420 is output from the DUT 100, the phase comparison unit 210 can again perform the phase comparison between the recovered clock RCLK and the strobe signal STRB. As a result, the digital filter 220 gradually shifts the operation state from the CDR unlocked state 440 in which the phase lock is released to the CDR locked state 430 in which the phase lock is released.
  • the phase adjustment control unit 260 does not prohibit the change of the phase shift amount, the phase shift amount changes in one direction while the DUT 100 outputs the burst signal 410, and the DUT 100 again receives the data. For a while after the output of the signal 420, the phase lock is released. Therefore, the test cannot be performed for a while after the DUT 100 starts outputting the data signal, and the test time becomes long.
  • the pattern generator 130 sets the digital filter 220 to the CDR operation mode 460 by setting the inhibition signal C to logic L while the DUT 100 outputs the data signal 400. Accordingly, the pattern generation unit 130 allows the digital filter 220 to maintain the phase locked state by changing the phase shift amount following the device signal, and sets the CDR locked state 475.
  • the pattern generating unit 130 sets the inhibition signal C to logic H.
  • the digital filter 220 transitions from the CDR operation mode 460 to the CDR stop mode 465 and enters a CDR function stop state 480 that maintains the phase shift amount as it was immediately before the prohibition signal C was received.
  • the pattern generation unit 130 sets the prohibition signal C to logic L again, sets the digital filter 220 to the CDR lock state 485, and permits the change of the maintained phase shift amount. .
  • the digital filter 220 can hold the phase shift amount in the immediately previous phase lock state during the period in which phase alignment is not possible. Therefore, if a large phase shift does not occur between the clocks of the test apparatus 10 and the DUT 100 during the period in which the DUT 100 outputs the burst signal 410, the test apparatus 10 may start the output of the data signal 420 or after the output starts. After a relatively short time, the phase lock state can be restored.
  • the example in which the prohibition signal C is switched at almost the same timing as when the device signal is switched from the data signal to the burst signal is shown.
  • some time is required until the change of the phase shift amount is prohibited after the device signal is switched from the data signal to the burst signal.
  • the detection unit 300 detects that the value of the device signal acquired by the acquisition unit 155 does not change for a predetermined period or longer, the detection unit 300 sets the prohibition signal A to logic H.
  • the burst signal 410 starts to be output after the data signal 400 as the device signal, the phase shift amount is changed at least for a specified period.
  • the digital filter 220 may cancel the change in the phase shift amount during the period specified in advance. That is, for example, when the device signal is switched from the data signal 400 to the burst signal 410, the digital filter 220 receives the save signal from the detection unit 300 and saves the phase shift amount in the digital filter 220 to the register 225. The digital filter 220 receives the recovery signal from the detection unit 300 when the value of the device signal acquired by the acquisition unit 155 does not change for a predetermined period or longer, and uses the phase shift amount saved in the register 225 as the device signal. The phase shift amount of the reference clock with respect to is reset.
  • the digital filter 220 applies the length of this period to the phase comparison unit 210 that continues to decrease the phase shift amount during this period.
  • the phase comparison unit 210 that increases the phase shift amount by the number of cycles corresponding to the period and continues to increase the phase shift amount during this period, the phase shift amount is decreased by the number of cycles corresponding to the length of this period. Also good. Since the increase / decrease amount of the phase shift amount is determined by the length of the designated period, the digital filter 220 may store the increase / decrease amount as a constant in advance. Thereby, the digital filter 220 can cancel the change in the phase shift amount during this period.
  • FIG. 5 shows a configuration of a main part of the determination unit 124 according to the first modification of the present embodiment.
  • the determination unit 124 according to the present modification adjusts the phase of the shift clock according to the clock superimposed on the device signal by a method different from that shown in FIGS.
  • members having the same reference numerals as those in FIGS. 1 to 4 have the same functions and configurations as those in FIGS.
  • the determination unit 124 includes a comparator 140, a PLL unit 500 (abbreviation of Phase Locked Loop), a variable delay circuit 540, a CDR circuit 550, a phase adjustment control unit 260, and an acquisition unit 155. .
  • the PLL unit 500 outputs a shift clock SFTCLK that is synchronized with the strobe signal STRB and has a phase difference corresponding to the delay amount input from the CDR circuit 550 with respect to the strobe signal STRB.
  • the PLL unit 500 includes a phase comparison unit 505, an adder 510, an LPF 515 (abbreviation for low-pass filter), a VCO 520 (abbreviation for voltage-controlled oscillator), a frequency divider 525, and a frequency divider 530.
  • the phase comparison unit 505 detects the phase difference between the clock obtained by dividing the shift clock SFTCLK output from the frequency divider 530 to the frequency of the strobe signal STRB and the strobe signal STRB, and indicates a phase difference signal indicating the phase difference. Is output.
  • the adder 510 adds the delay amount received from the CDR circuit 550 to the phase difference signal from the phase comparison unit 505.
  • the LPF 515 limits or attenuates a high frequency component of a predetermined frequency or higher in the phase difference signal to which the delay amount from the CDR circuit 550 is added, and passes a low frequency component lower than the predetermined frequency.
  • the VCO 520 oscillates at a frequency corresponding to the voltage of the phase difference signal passed by the LPF 515 and outputs an oscillation clock.
  • the frequency divider 525 divides the oscillation clock into, for example, 1 / N1 to divide the frequency to a frequency according to the clock superimposed on the device signal, and obtains the acquisition unit 155, the frequency divider 530, and the variable delay circuit. 540.
  • the frequency divider 530 divides the shift clock SFTCLK to 1 / N2, for example, to divide the frequency of the strobe signal STRB.
  • the variable delay circuit 540 delays the shift clock SFTCLK by a time corresponding to about a half cycle of the device signal.
  • the CDR circuit 550 supplies a delay amount supplied to the adder 510 in the PLL unit 500 so as to reduce the phase difference between the shift clock SFTCLK delayed by the variable delay circuit 540 and the clock superimposed on the device signal. Control. Thereby, the CDR circuit 550 adjusts the phase of the shift clock SFTCLK supplied to the acquisition unit 155 so as to be approximately in the middle of the clock change points superimposed on the device signal.
  • the CDR circuit 550 includes a phase comparison unit 210, a digital filter 220, a register 225, an offset delay amount storage unit 570, an adder 575, and a DA conversion unit 580.
  • the offset delay amount storage unit 570 stores an offset delay amount set by the control device 110 or the like. The user of the test apparatus 10 can change the phase of the shift clock SFTCLK with respect to the device signal according to the test contents by designating the offset delay amount.
  • the adder 575 adds the phase shift amount output from the digital filter 220 and the offset delay amount from the offset delay amount storage unit 570, and calculates a delay amount to delay the shift clock SFTCLK with respect to the strobe signal STRB.
  • the DA conversion unit 580 converts the digital delay amount output from the adder 575 into an analog delay amount and supplies the analog delay amount to the adder 510 in the PLL unit 500.
  • the device signal can be acquired using the shift clock SFTCLK that is synchronized with the strobe signal STRB and has a predetermined phase difference with respect to the strobe signal STRB. Further, the phase adjustment control unit 260 can prohibit the change of the phase shift amount by the digital filter 220 during at least a part of the period when the clock is not superimposed on the device signal.
  • FIG. 6 shows the configuration of the test apparatus 10 according to the second modification of the present embodiment together with the DUT 100.
  • members having the same reference numerals as those in FIGS. 1 to 5 have the same functions and configurations as those in FIGS.
  • the DUT 100 has a function of receiving a signal on which a clock is superimposed via an input terminal.
  • the test apparatus 10 prohibits the phase adjustment in the DUT 100 during at least a part of the period in which the clock is not superimposed on the test signal supplied to the input terminal of the DUT 100, thereby setting the phase lock state between the test apparatus 10 and the DUT 100. maintain.
  • the DUT 100 includes an internal circuit 602, an output IF circuit 622 (abbreviation of output interface circuit), a phase adjustment control unit 660, and an input IF circuit 624 (abbreviation of input interface circuit).
  • the internal circuit 602 is a circuit designed according to the purpose of use of the DUT 100, and operates according to the externally received signal received via the input IF circuit 624 and the internal state of the internal circuit 602, and is necessary. In response, a transmission signal is transmitted to the outside via the output IF circuit 622 or the like.
  • the output IF circuit 622 is controlled by the internal circuit 602 and functions as a transmission device.
  • the output IF circuit 622 receives the reference clock REFCLK and the transmission data SDATA inside the DUT 100 and transmits them as a transmission signal to the outside.
  • the output IF circuit 622 serializes the transmission data SDATA and transmits a transmission signal on which a reference clock REFCLK or a multiplied clock REFCLKM obtained by multiplying the reference clock REFCLK is superimposed.
  • the phase adjustment control unit 660 operates based on the reference clock REFCLK in the DUT 100.
  • the phase adjustment control unit 660 is a phase adjustment control unit 260 provided in the determination unit 124 of the test apparatus main body 105 in at least a part of a period in which the multiplied clock REFCLKM is not superimposed on the transmission signal transmitted by the output IF circuit 622.
  • a prohibition signal for instructing prohibition of the change of the phase shift amount based on the phase comparison result of the phase comparison unit 210 is transmitted.
  • the phase adjustment control unit 660 includes the detection unit 300 and the OR circuit 310 illustrated in FIG. 3, and sends a prohibition signal to the determination unit 124 in the test apparatus main body 105 in the same manner as the phase adjustment control unit 260 illustrated in FIG. 3. Send to.
  • the phase adjustment control unit 660 may transmit a prohibition signal received from the internal circuit 602 to the determination unit 124 in the test apparatus main body 105 when the data signal is not transmitted.
  • the phase adjustment control unit 660 may transmit the prohibition signal to the determination unit 124 in the test apparatus main body 105 when the value of the transmission data SDATA or the transmission signal does not change for a predetermined period or longer.
  • the input IF circuit 624 is controlled by the internal circuit 602 and functions as a receiving device.
  • the input IF circuit 624 receives the reference clock REFCLK inside the DUT 100 from the internal circuit 602, receives a reception signal input from the outside via the input terminal, and supplies the reception data RDATA to the internal circuit 602.
  • Input IF circuit 624 includes a comparator 140, a frequency multiplier 145, a shift clock generator 150, an acquisition unit 155, a frequency divider 160, and a DEMUX 165. Since the functions and operations of these members are the same as those of the members having the same reference numerals in FIGS. 1 to 4, the description thereof will be omitted except for the differences.
  • the shift clock generation unit 150 in the input IF circuit 624 is abbreviated as in FIG. 2 except for the main difference that the reference clock REFCLK in the DUT 100 is multiplied by the frequency multiplication unit 145 to be used as an internal clock for obtaining the received signal.
  • the same configuration is taken.
  • the clock recovery unit 200 in the shift clock generation unit 150 recovers a clock superimposed on a reception signal input from the outside via an input terminal.
  • the phase comparison unit 210 in the shift clock generation unit 150 compares the phase of the multiplied clock REFCLKM obtained by multiplying the reference clock REFCLK of the DUT 100 with the recovered clock obtained by extracting the clock superimposed on the received signal.
  • the digital filter 220, the register 225, the jitter applying unit 230, and the phase shift unit 250 in the shift clock generation unit 150 adjust the phase shift amount of the multiplied clock REFCLKM with respect to the received signal based on the phase comparison result.
  • the input IF circuit 624 since the input IF circuit 624 only needs to satisfy the function as a receiving device, the input IF circuit 624 generates the shift clock SFTCLK using the strobe signal STRB generated by the timing generation unit 125 like the determination unit 124 shown in FIG. It does not have to be.
  • the shift clock generation unit 150 may not include the jitter application unit 230 and the adder 240. Further, the DUT 100 incorporates clock conversion circuit parts such as the FF 320, the buffer 325, the FF 330, and the logic circuit 340 in the phase adjustment control unit 260 shown in FIG.
  • the prohibition signal D may be input from outside the DUT 100. Instead, the shift clock generation unit 150 in the input IF circuit 624 further includes the detection unit 300 and the OR circuit 310 in the phase adjustment control unit 260 shown in FIG. 3, and a clock is superimposed on the received signal. The change of the phase shift amount based on the phase comparison result may be prohibited in at least a part of the non-period.
  • the acquisition unit 155 acquires the reception signal according to the shift clock SFTCLK that is a reference clock whose phase shift amount is adjusted with respect to the reception signal.
  • the DEMUX 165 demultiplexes the reception signal acquired by the acquisition unit 155 and supplies it to the internal circuit 602 as reception data RDATA.
  • the test apparatus 10 includes a control apparatus 110 and a test apparatus main body 105.
  • the test apparatus body 105 includes a test unit 122, a determination unit 124, and a phase adjustment control unit 260.
  • the test unit 122 is the same as the test unit 122 of FIG. 1 and functions as a test signal supply unit that supplies a test signal for testing the DUT 100 to the input terminal of the DUT 100. In this modification, the test unit 122 supplies a test signal in which a clock is superimposed on a data signal to the input terminal of the DUT 100.
  • the determination unit 124 has the same function and configuration as the determination unit 124 of FIG.
  • the phase adjustment control unit 260 supplies the DUT 100 with a prohibition signal that prohibits the change of the phase shift amount based on the phase comparison result during at least a part of the period when the clock is not superimposed on the test signal.
  • the phase adjustment control unit 260 includes the detection unit 300 and the OR circuit 310 illustrated in FIG.
  • the phase adjustment control unit 260 may supply a prohibition signal to the DUT 100 according to the prohibition signal B from the control device 110 in the same manner as the phase adjustment control unit 260 illustrated in FIGS. 1 to 5. Further, the phase adjustment control unit 260 may supply the prohibition signal C to the DUT 100 during a period in which the change of the phase shift amount is prohibited in the test sequence executed by the test unit 122. Further, the phase adjustment control unit 260 may detect that when the test signal is received and the value of the test signal does not change for a predetermined period or longer, and may supply the prohibition signal A to the DUT 100.
  • each DUT 100 can prohibit the change of the phase shift amount in the connection destination DUT 100 during at least a part of the period in which the clock is not superimposed on the transmission signal. , It is possible to prevent the connected DUT 100 from being out of the phase locked state.
  • the test apparatus 10 may supply the prohibition signal and the test signal to the DUT 100 via separate input terminals of the DUT 100, or may supply them through the same input terminal of the DUT 100.
  • the test apparatus 10 may supply a test signal including a prohibit command for instructing the DUT 100 to prohibit the change of the phase shift amount before setting the burst state in which the value of the test signal is not changed. Good.
  • the received test signal includes a prohibited command pattern, the DUT 100 transits to a CDR stop mode in which the change of the phase shift amount is prohibited.
  • FIG. 7 shows a configuration of an apparatus 700 according to the third modification of the present embodiment.
  • members having the same reference numerals as those in FIGS. 1 to 6 have the same functions and configurations as those in FIGS.
  • the device 700 is connected to another device 700 or a device having a communication interface similar to that of the device 700, and transmits / receives data to / from a connection destination device in a time division manner via a bidirectional communication path.
  • the apparatus 700 includes an internal circuit 702, an output IF circuit 622, and an input IF circuit 624.
  • the internal circuit 702 is a circuit designed according to the purpose of use of the apparatus 700, and operates according to the externally received signal received via the input IF circuit 624 and the internal state of the internal circuit 702, and is necessary. In response to this, a transmission signal is transmitted to the outside via the output IF circuit 622 or the like.
  • the internal circuit 702 outputs, to the output IF circuit 622, the reference clock REFCLK, the transmission data SDATA, and a transmission prohibition signal SINH for prohibiting transmission by the output IF circuit 622 during a period in which a reception signal is received from an external device. This is supplied to the IF circuit 622.
  • the internal circuit 702 prohibits the change of the phase shift amount based on the phase comparison result in the input IF circuit 624 during the period of transmitting the reference clock REFCLK to the input IF circuit 624 and the transmission signal to an external device.
  • the reception prohibition signal SINH is supplied to the input IF circuit 624.
  • the output IF circuit 622 functions as a transmission unit that transmits a transmission signal to the outside through the terminal during a period in which the reception signal is not received from the terminal connected to the bidirectional communication path.
  • the output IF circuit 622 receives the transmission prohibition signal SINH from the internal circuit 702 and stops signal output to the communication path when there is no data to be transmitted or when a reception signal is received from an external device.
  • the input IF circuit 624 functions as a reception unit that receives a reception signal from the outside through the terminal during a period in which the transmission signal is not transmitted from the terminal connected to the bidirectional communication path.
  • the input IF circuit 624 receives the reception inhibition signal RINH from the internal circuit 702 when there is no data to be received or when a transmission signal is transmitted to an external device.
  • the input IF circuit 624 uses the reception prohibition signal RINH as the prohibition signal and prohibits the change of the phase shift amount in the input IF circuit 624.
  • the device 700 described above when communicating with an external device in a time division manner via a bidirectional communication path, the phase in the input IF circuit 624 is transmitted while the output IF circuit 622 is transmitting a transmission signal. Changing the shift amount can be prohibited. Therefore, it is possible to prevent the phase shift amount from being adjusted by the transmission signal of the output IF circuit 622 during transmission by the output IF circuit 622. Note that the device 700 may arbitrate from which device the signal is transmitted to the connection destination device via the communication channel or another communication channel.
  • FIG. 8 shows a configuration of the determination unit 124 according to the fourth modification of the present embodiment.
  • members having the same reference numerals as those in FIG. 1 and FIG. 2 have the same functions and configurations as those in FIG. 1 and FIG. (* Comment: FIG. 8 shows a modification of the determination unit 124 of FIG. 1.
  • the amount of phase shift based on the result of capturing the device signal at the half-cycle delay timing of the shift clock SFTCLK and the shift clock SFTCLK. To adjust.)
  • the variable delay circuit 849 delays the shift clock SFTCLK so that the phase is different from that of the original shift clock SFTCLK.
  • the variable delay circuit 849 delays the shift clock SFTCLK by less than one cycle, more preferably half a cycle, and supplies it to the acquisition unit 155b.
  • the acquisition unit 155a acquires the device signal received via the comparator 140 according to the shift clock SFTCLK.
  • the acquisition unit 155b acquires the device signal received via the comparator 140 according to the shift clock SFTCLK delayed by the variable delay circuit 849.
  • the DEMUX 165a demultiplexes the device signal acquired by the acquisition unit 155a and supplies the demultiplexed device signal to the expected value comparison unit 170 and the phase comparison unit 810.
  • the DEMUX 165b demultiplexes the device signal acquired by the acquisition unit 155b and supplies the demultiplexed device signal to the phase comparison unit 810.
  • the phase comparison unit 810 compares the phase of the clock superimposed on the shift clock SFTCLK and the device signal based on the device signal demultiplexed by the DEMUX 165a and the device signal demultiplexed by the DEMUX 165b.
  • FIG. 9 schematically shows the operation of the phase comparison unit 810 according to the fourth modification of the present embodiment.
  • the variable delay circuit 849 delays the shift clock SFTCLK by approximately a half cycle.
  • the phase comparison unit 810 adjusts the phase shift amount of the phase shift unit 250 so that the phase of the shift clock SFTCLK delayed by the variable delay circuit 849 approaches the change point of the data signal. Thereby, the phase comparison unit 810 can bring the phase of the shift clock SFTCLK closer to the approximate center of each cycle of the data signal.
  • the phase comparison unit 810 performs delay when the device signal acquired by the acquisition unit 155a at the timing of the shift clock SFTCLK and the device signal acquired by the acquisition unit 155b at the timing of the delayed shift clock SFTCLK are different. It is determined that the shifted shift clock SFTCLK is located in the next cycle of the shift clock SFTCLK. Then, the phase comparison unit 810 outputs a delay signal L indicating that the shift clock SFTCLK is delayed.
  • the phase comparison unit 810 obtains the device signal at the timing of the shift clock SFTCLK acquired by the acquisition unit 155a and the device signal at the timing of the delayed shift clock SFTCLK acquired by the acquisition unit 155b. Then, it is determined that the delayed shift clock SFTCLK is located in the same cycle as the shift clock SFTCLK. Then, the phase comparison unit 810 outputs an advance signal E indicating that the shift clock SFTCLK is advanced.
  • the phase comparison unit 810 performs the processing described above using the device signal demultiplexed by the DEMUXs 165a and 165b. Thereby, the phase comparison unit 810 can perform phase comparison at a lower frequency than the original data signal. It should be noted that instead of the input IF circuit 624 shown in FIGS. 6 and 7, the determination unit 124 shown in FIGS. 8 to 9 is used, or the determination unit 124 is related to the input IF circuit 624 of FIG. 6 or FIG. A modified circuit as shown in FIG.
  • each process such as operations, procedures, steps, and stages in the apparatus and method shown in the claims and the specification is clearly indicated as “before”, “prior”, etc.
  • the output of the previous process can be implemented in any order unless it is used in the subsequent process.
  • each part of the circuit can perform operations as soon as necessary data or signals are received. Can be processed in this order. Therefore, even if the operation flow in the specification is described using “first,” “next,” and the like for convenience, it does not mean that the operation flow is essential in this order.
  • the acquisition unit 155 acquires the device signal or the reception signal according to the strobe signal STRB whose phase shift amount is adjusted with respect to the device signal, the multiplied clock REFCLKM, or the like.
  • the device signal or the reception signal is acquired based on the shift clock SFTCLK obtained by phase-shifting the strobe signal or the multiplied clock REFCLKM by the phase shift unit 250.
  • the acquisition unit 155 may relatively adjust the phase shift amount of the strobe signal STRB or the multiplied clock REFCLKM with respect to the device signal or the reception signal by delaying the device signal or the reception signal.
  • the phase shift amount between the strobe signal STRB or multiplied clock REFCLKM and the device signal may be adjusted by delaying both the strobe signal STRB or multiplied clock REFCLKM and the device signal by different delay amounts.
  • the phase adjustment control unit 260 masks the delay signal L and the advance signal E output from the phase comparison unit 210 or the phase comparison unit 810 with, for example, logic L, and outputs the delay and A phase comparison result indicating that there is no advance may be supplied to the digital filter 220.
  • the signal on which the clock is superimposed may be a differential signal having a positive signal and a negative signal.
  • the acquisition unit 155 and the acquisition units 155a and 155b may have a plurality of sets, and may be configured to acquire the signals from the comparator 140 by interleaving.

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Abstract

　被試験デバイスを試験する試験装置であって、当該試験装置内で生成された内部クロックと被試験デバイスが出力するデバイス信号に重畳されたクロックとの位相を比較する位相比較部と、位相比較結果に基づいて、デバイス信号に対する内部クロックの位相シフト量を調整する調整部と、デバイス信号に対して位相シフト量が調整された内部クロックに応じてデバイス信号を取得する取得部と、デバイス信号にクロックが重畳されていない期間の少なくとも一部において、位相比較結果に基づく位相シフト量の変更を禁止する禁止部と、を備える試験装置を提供する。また、これを利用した装置を提供する。

Description

試験装置、送信装置、受信装置、試験方法、送信方法、および受信方法
　本発明は、試験装置、送信装置、受信装置、試験方法、送信方法、および受信方法に関する。
　特許文献１は、クロックが埋め込まれた信号を出力する被試験デバイスを試験する試験装置を開示する。本試験装置は、与えられた基準クロックの周波数を所定倍した周波数、かつ、与えられる基準クロックの位相から与えられる遅延量分遅延した位相の再生クロックを出力するＰＬＬ回路と、被試験デバイスからのデータ信号に埋め込まれているクロックおよび再生クロックの位相差を検出する位相比較器を有し、位相差に応じてＰＬＬ回路に与える遅延量を制御するＣＤＲ回路（クロックデータリカバリ回路の略）とを備え、再生クロックに応じて出力信号を取得する（段落００１７、００２３、および００２４参照）。
特開２００８－２８６２８号公報
　再生クロックおよびデバイスからのデータ信号の位相を比較する位相比較器は、一般に、再生クロックが被試験デバイスからのデータ信号に対して進んでいるかまたは遅れているかのいずれかの状態を出力する。このような位相比較器は、被試験デバイスが長期間変化しないバースト信号を出力すると、進み状態または遅れ状態の一方を長期間にわたって出力してしまうことがある。この場合、被試験デバイスがバースト信号を出力する間、再生クロックの位相が一方的に進んでいくかまたは遅れていくので、再生クロックが、被試験デバイスに対する位相ロック状態から外れてしまう。
　このような状態で被試験デバイスから再びデータ信号を出力させて試験を再開すると、再生クロックがデータ信号に対してロックしていないので、試験装置はデータ信号を正しく取り込むことができない。このため、試験装置は、再生クロックがデータ信号に対してロックするまで待たなければならず、試験時間が長くなってしまう。
　以上に示した問題は、試験装置から被試験デバイスに対してクロックが埋め込まれた信号を供給する場合、並びに、試験装置に限らない２以上の装置間でクロックエンベデッド信号を授受する場合にも生じうる。
　そこで本発明は、上記の課題を解決することのできる試験装置、送信装置、受信装置、試験方法、送信方法、および受信方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　本発明の第１の態様によると、被試験デバイスを試験する試験装置であって、当該試験装置内で生成された内部クロックと前記被試験デバイスが出力するデバイス信号に重畳されたクロックとの位相を比較する位相比較部と、位相比較結果に基づいて、前記デバイス信号に対する前記内部クロックの位相シフト量を調整する調整部と、前記デバイス信号に対して位相シフト量が調整された前記内部クロックに応じて前記デバイス信号を取得する取得部と、前記デバイス信号にクロックが重畳されていない期間の少なくとも一部において、前記位相比較結果に基づく位相シフト量の変更を禁止する禁止部と、を備える試験装置、および当該試験装置に関連する試験方法を提供する。
　本発明の第２の態様によると、被試験デバイスを試験する試験装置であって、前記被試験デバイスは、当該被試験デバイスの内部クロックと入力端子を介して入力される受信信号に重畳されたクロックとの位相を比較する位相比較部と、位相比較結果に基づいて、前記受信信号に対する前記内部クロックの位相シフト量を調整する調整部と、前記受信信号に対して位相シフト量が調整された前記内部クロックに応じて前記受信信号を取得する取得部と、を備えており、当該試験装置は、前記被試験デバイスを試験するための試験信号を前記被試験デバイスの前記入力端子に供給する試験信号供給部と、前記試験信号にクロックが重畳されていない期間の少なくとも一部において、前記位相比較結果に基づく位相シフト量の変更を禁止する禁止信号を前記被試験デバイスに供給する禁止部と、を備える試験装置、および当該試験装置に関連する試験方法を提供する。
　本発明の第３の態様によると、基準クロックと外部からの受信信号に重畳されたクロックとの位相を比較する位相比較部と、位相比較の結果に基づいて、前記受信信号に対する前記基準クロックの位相シフト量を調整する調整部と、前記受信信号に対して位相シフト量が調整された前記基準クロックに応じて前記受信信号を取得する取得部と、前記受信信号にクロックが重畳されていない期間の少なくとも一部において、前記位相比較結果に基づく位相シフト量の変更を禁止する禁止部と、を備える受信装置、および当該受信装置に関連する受信方法を提供する。
　本発明の第４の態様によると、受信装置に対して信号を送信する送信装置であって、前記受信装置は、当該受信装置の基準クロックと入力端子を介して入力される受信信号に重畳されたクロックとの位相を比較する位相比較部と、位相比較結果に基づいて、前記受信信号に対する前記基準クロックの位相シフト量を調整する調整部と、前記受信信号に対して位相シフト量が調整された前記基準クロックに応じて前記受信信号を取得する取得部と、を備えており、当該送信装置は、前記受信装置に対して送信する送信信号を前記受信装置の前記入力端子に供給する送信部と、前記送信信号にクロックが重畳されていない期間の少なくとも一部において、前記位相比較結果に基づく位相シフト量の変更を禁止させる禁止部と、を備える送信装置を提供する。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の実施形態に係る試験装置１０の構成を示す。 本発明の実施形態に係るシフトクロック生成部１５０の構成を示す。 本発明の実施形態に係る位相調整制御部２６０の構成を示す。 本発明の実施形態に係る試験装置１０の動作タイミングの一例を示す。 本発明の実施形態の第１変形例に係る判定部１２４の主要部の構成を示す。 本発明の実施形態の第２変形例に係る試験装置１０の構成を示す。 本発明の実施形態の第３変形例に係る装置７００の構成を示す。 本発明の実施形態の第４変形例に係る判定部１２４の構成を示す。 本発明の実施形態の第４変形例に係る位相比較部８１０の動作を模式的に示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本実施形態に係る試験装置１０の構成をＤＵＴ１００（被試験デバイスまたはＤｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔの略）と共に示す。試験装置１０は、クロックが重畳されたデバイス信号を出力するＤＵＴ１００の試験において、試験装置１０内で生成した内部クロックをデバイス信号から抽出したクロックに位相ロックさせる。そして、試験装置１０は、デバイス信号にクロックが重畳されていない期間の間、内部クロックの位相の変更を禁止する。これにより、試験装置１０は、デバイス信号としてバースト信号を受けている間、直前のロック状態における内部クロックの位相を維持することができる。したがって試験装置１０は、ＤＵＴ１００から再びデータ信号が出力された場合に、直前のロック状態における内部クロックの位相を用いてデータ信号を受け取ることができる。
　試験装置１０は、ＤＵＴ１００を試験する試験装置本体１０５と、試験装置本体１０５によるＤＵＴ１００の試験を制御する制御装置１１０とを備える。試験装置本体１０５は、ＤＵＴ１００を試験するための試験シーケンスを実行し、試験シーケンスに応じて生成した試験信号をＤＵＴ１００へと供給する試験部１２２と、試験信号に応じてＤＵＴ１００が出力するデバイス信号を受け取って検査し、ＤＵＴ１００の良否を判定する判定部１２４とを有する。
　試験部１２２は、周波数逓倍部１４５と、タイミング発生部１２５と、パターン発生部１３０と、波形成形部１３５とを含む。周波数逓倍部１４５は、試験装置１０の基準クロックＲＥＦＣＬＫを逓倍して、逓倍クロックＲＥＦＣＬＫＭを出力する。周波数逓倍部１４５は、ＤＵＴ１００が出力するデバイス信号と同じ周波数に変換された逓倍クロックＲＥＦＣＬＫＭを出力してもよく、これに代えてデバイス信号と異なる周波数の逓倍クロックＲＥＦＣＬＫＭを出力して、タイミング発生部１２５によりデバイス信号と同じ周波数に変換させてもよい。ここで、基準クロックＲＥＦＣＬＫは、試験装置本体１０５全体を動作させるシステムクロックであってもよいし、ＤＵＴ１００との間の信号の授受に用いるための参照クロックであってもよい。また、基準クロックＲＥＦＣＬＫとデバイス信号に重畳されるクロックとの周波数の関係に応じ、周波数逓倍部１４５を有しない構成または周波数逓倍部１４５に代えて分周器を用いた構成を採ってもよい。
タイミング発生部１２５は、基準クロックＲＥＦＣＬＫおよび周波数逓倍部１４５により逓倍された逓倍クロックＲＥＦＣＬＫＭを受け取って、ＤＵＴ１００を試験する試験周期を示す周期信号（ＲＡＴＥ信号ともいう。）およびＤＵＴ１００に供給する試験信号の変化タイミングを規定するタイミング信号を発生する。また、タイミング発生部１２５は、基準クロックＲＥＦＣＬＫ及び／又は逓倍クロックＲＥＦＣＬＫＭの周波数及び／又は位相を変更して、判定部１２４がデバイス信号の取得に用いるシフトクロックＳＦＴＣＬＫの元となるクロックである、デバイス信号と略同一の周波数に調整されたストローブ信号ＳＴＲＢを発生する。このストローブ信号ＳＴＲＢは、試験装置１０内で生成した内部クロックの一例である。一例として、タイミング発生部１２５は、発生するストローブ信号ＳＴＲＢの周波数がデバイス信号の周波数と同一となるように、逓倍クロックＲＥＦＣＬＫＭが有するクロックパルスを間引き、クロックパルスの間隔を等間隔に調整してストローブ信号ＳＴＲＢを生成してもよい。また、タイミング発生部１２５は、基準クロックＲＥＦＣＬＫまたは逓倍クロックＲＥＦＣＬＫＭと、ＶＣＯ（電圧制御発振器）等により発振したストローブ信号ＳＴＲＢとの少なくとも一方を分周等して同一周波数とした上で、基準クロックＲＥＦＣＬＫまたは逓倍クロックＲＥＦＣＬＫＭに基づくクロックに対し、ストローブ信号ＳＴＲＢに基づくクロックが位相ロックするように、ＶＣＯの発振周波数を制御して位相調整してもよい。
　パターン発生部１３０は、タイミング発生部１２５から受け取った周期信号に応じた試験周期毎に制御装置１１０から供給された試験プログラムに基づく試験シーケンス中の試験命令を実行して、各試験命令に対応付けられた試験パターンを波形成形部１３５へと出力する。また、パターン発生部１３０は、各試験命令に対応付けられた期待値パターンを期待値比較部１７０へと出力する。波形成形部１３５は、パターン発生部１３０から受け取った試験パターンを、タイミング発生部１２５から受け取ったタイミング信号に応じたタイミングで変化するように波形成形して試験信号を生成する。そして、波形成形部１３５は、生成した試験信号をＤＵＴ１００へと供給する。
　なお、ＤＵＴ１００に対して試験信号を供給する試験部１２２の構成としては、以上に例示した構成の他に、多種多様な構成を採り得る。例えば、パターン発生部１３０は、試験プログラムに基づき試験パターンを発生するシーケンシャルパターン発生器に代えて、試験に先立って設定されたアルゴリズムに基づいて試験パターンを発生するアルゴリズミックパターン発生器であってもよい。また、ＤＵＴ１００から試験対象となるデバイス信号を出力させるために、試験部１２２は、ＤＵＴ１００に対して実動作と同様の試験信号を供給してもよく、これに代えてテスト用のスキャンパス等を用いてＤＵＴ１００を設定して、試験対象のデバイス信号を出力させてもよい。また、試験部１２２は、ＤＵＴ１００の種類に応じて、デジタルまたはアナログの試験信号を供給してよい。
　判定部１２４は、コンパレータ１４０と、シフトクロック生成部１５０と、取得部１５５と、分周部１６０と、ＤＥＭＵＸ１６５と、期待値比較部１７０とを含む。コンパレータ１４０は、ＤＵＴ１００が出力するデバイス信号を受け取り、判定部１２４の内部で用いる信号波形に変換する。本実施形態において、コンパレータ１４０は、デバイス信号を論理値に応じた閾値電圧と比較し、比較結果に応じた論理値を出力する。
　シフトクロック生成部１５０は、制御装置１１０により生成されたストローブ信号ＳＴＲＢを、コンパレータ１４０を介して受け取ったデバイス信号に応じて位相調整して、デバイス信号に対して位相シフト量が調整された内部クロックであるシフトクロックＳＦＴＣＬＫを生成する。シフトクロック生成部１５０は、生成したシフトクロックＳＦＴＣＬＫを取得部１５５および分周部１６０へと出力する。また、シフトクロック生成部１５０は、制御装置１１０およびパターン発生部１３０からの指示、または、ＤＥＭＵＸ１６５から受け取ったデバイス信号の観測結果に応じて位相調整を許可するかまたは禁止するかを決定する。
　取得部１５５は、例えばＦＦ（フリップフロップの略）であり、シフトクロックＳＦＴＣＬＫに応じてデバイス信号を取得する。分周部１６０は、シフトクロックＳＦＴＣＬＫを分周して、分周シフトクロックＳＦＴＣＬＫＤをシフトクロック生成部１５０およびＤＥＭＵＸ１６５へと供給する。
　ＤＥＭＵＸ１６５（デマルチプレクサの略）は、取得部１５５が取得したデバイス信号を、分周シフトクロックＳＦＴＣＬＫＤに応じてデマルチプレクスして、デマルチプレクスされたデバイス信号をシフトクロック生成部１５０および期待値比較部１７０へと出力する。一例として、分周部１６０は、シフトクロックＳＦＴＣＬＫを分周して、周期信号ＲＡＴＥまたは基準クロックＲＥＦＣＬＫと同周波数の分周シフトクロックＳＦＴＣＬＫＤを出力してよい。ＤＥＭＵＸ１６５は、取得部１５５がシフトクロックＳＦＴＣＬＫに同期して順次取り込むデバイス信号を並列化して、分周シフトクロックＳＦＴＣＬＫＤに同期する複数ビットのデバイス信号へと変換する。例えば分周比が１：８の場合、ＤＥＭＵＸ１６５は、取得部１５５が順次取り込む連続する８ビット分のデバイス信号を８ビット幅のデータの各ビットに割り振って、周波数が１／８である８ビットデータのデバイス信号に変換する。
　期待値比較部１７０は、ＤＥＭＵＸ１６５からデマルチプレクスされたデバイス信号を受け取って、パターン発生部１３０から供給された期待値パターンにおける対応する期待値と比較する。これにより、期待値比較部１７０は、取得部１５５が取得した、ＤＵＴ１００からのデバイス信号の値を期待値と比較することができる。期待値比較部１７０は、デバイス信号の値と期待値との比較結果を、フェイルメモリまたはレジスタ等の記憶装置に記憶してよい。制御装置１１０は、試験中または試験終了後に当該記憶装置をアクセスすることにより、フェイルが発生したか否かを検出して試験装置１０のユーザへと通知することができる。また、試験装置１０は、フェイルが発生したか否かに応じて実行する試験シーケンスを変更してもよい。
　制御装置１１０は、試験装置本体１０５の各部を制御する。制御装置１１０は、試験装置本体１０５内の周波数逓倍部１４５、タイミング発生部１２５、パターン発生部１３０、波形成形部１３５、コンパレータ１４０、シフトクロック生成部１５０、ＤＥＭＵＸ１６５、および期待値比較部１７０等の各部に設けられたレジスタまたはメモリをアクセスして、各部の機能および動作を設定する。一例として、制御装置１１０は、基準クロックＲＥＦＣＬＫに対する逓倍された逓倍クロックＲＥＦＣＬＫＭの倍率を周波数逓倍部１４５に設定してもよく、逓倍クロックＲＥＦＣＬＫＭとストローブ信号ＳＴＲＢとの周波数比率をタイミング発生部１２５に設定してもよく、位相調整を禁止するか否かをシフトクロック生成部１５０に設定してもよい。また、制御装置１１０は、シフトクロックＳＦＴＣＬＫに対する分周シフトクロックＳＦＴＣＬＫＤの分周比を分周部１６０に設定してもよく、取得部１５５から受け取ったデバイス信号を何ビットにデマルチプレクスするかをＤＥＭＵＸ１６５に設定してもよい。
　図２は、本実施形態に係るシフトクロック生成部１５０の構成を示す。シフトクロック生成部１５０は、クロック再生部２００と、位相比較部２１０と、デジタルフィルタ２２０と、レジスタ２２５と、ジッタ印加部２３０と、加算器２４０と、位相シフト部２５０と、位相調整制御部２６０とを備える。
　クロック再生部２００は、ＤＵＴ１００が出力するデバイス信号から、当該デバイス信号のクロックを再生する。具体的には、クロック再生部２００は、デバイス信号の論理値が変化するエッジタイミングに応じたエッジを有する再生クロックＲＣＬＫを出力する。一例としてクロック再生部２００は、デバイス信号とデバイス信号を所定の時間遅延させた遅延デバイス信号との排他的論理和（または否定排他的論理和）をとることにより、デバイス信号と同じエッジを持ち、所定の時間のパルス幅を有する再生クロックＲＣＬＫを生成してよい。
　位相比較部２１０は、ストローブ信号ＳＴＲＢとデバイス信号に重畳されたクロックを抽出した再生クロックＲＣＬＫとの位相を比較する。そして、位相比較部２１０は、ストローブ信号ＳＴＲＢのエッジがデバイス信号に重畳されたクロックを抽出した再生クロックＲＣＬＫのエッジに対して遅れていることを示す遅れ信号Ｌ（Ｌａｔｅ信号）、または、進んでいることを示す進み信号Ｅ（Ｅａｒｌｙ信号）を位相比較結果として出力する。
　ここで、位相比較部２１０は、位相周波数比較器（ＰＦＤ：Ｐｈａｓｅ　Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｏｒ）であってよく、位相比較器（ＰＤ：Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ）であってもよい。また、進み信号Ｅおよび遅れ信号Ｌは、進みまたは遅れに応じたパルス幅を有するパルス幅変調デジタル信号等であってよく、また進みまたは遅れに応じた論理値を有する１ビットの信号であってもよい。
　デジタルフィルタ２２０、レジスタ２２５、ジッタ印加部２３０、加算器２４０、および位相シフト部２５０は、位相比較部２１０による位相比較結果に基づいて、デバイス信号に対するストローブ信号ＳＴＲＢの位相シフト量を調整する調整部として機能する。デジタルフィルタ２２０は、順次入力される進み信号Ｅおよび遅れ信号Ｌに応じて、位相シフト部２５０を制御する位相制御信号を位相シフト部２５０に供給することにより、位相シフト部２５０の位相シフト量を制御する。より具体的には、デジタルフィルタ２２０は、位相調整制御部２６０により位相シフト量の変更が禁止されていないことを条件として、位相比較結果として進み信号Ｅを受け取った場合に位相シフト量を増加させ、位相比較結果として遅れ信号Ｌを受け取った場合には位相シフト量を減少させる。また、デジタルフィルタ２２０は、位相調整制御部２６０により位相シフト量の変更が禁止されたことを条件として、調整部の位相シフト量を変更しないようにする。
　一例として、デジタルフィルタ２２０は、進み信号Ｅおよび遅れ信号Ｌを積分し、積分値を位相制御信号として出力してよい。例えば、デジタルフィルタ２２０は、位相シフト量の変更が禁止されていない場合において、進み信号Ｅを受け取ったサイクルにおいてカウントアップし、遅れ信号Ｌを受け取ったサイクルにおいてカウントダウンするカウンタを有してよい。そして、デジタルフィルタ２２０は、カウント値に基づく位相制御信号、すなわち例えばカウント値の上位から所定ビット分を位相制御信号として出力してよい。これに代えて、デジタルフィルタ２２０は、無限インパルス応答フィルタ（ＩＩＲフィルタ）または有限インパルス応答フィルタ（ＦＩＲフィルタ）であってもよい。
　レジスタ２２５は、デジタルフィルタ２２０により指定される、ストローブ信号ＳＴＲＢの位相シフト量を退避する退避先となる。一例として、レジスタ２２５は、位相調整制御部２６０からデジタルフィルタ２２０への指示に応じて、デジタルフィルタ２２０内のカウンタのカウント値をデジタルフィルタ２２０から受け取って記憶する。デジタルフィルタ２２０は、レジスタ２２５へと退避したカウント値をデジタルフィルタ２２０内のカウンタに復帰することにより、退避した位相シフト量を復帰することができる。
　ジッタ印加部２３０は、ＤＵＴ１００が出力するデバイス信号のジッタ耐性試験を行う場合において、シフトクロックＳＦＴＣＬＫに重畳するべきジッタ信号を発生し、加算器２４０を介してデジタルフィルタ２２０が出力する位相制御信号に加算する。これにより、ジッタ印加部２３０および加算器２４０は、デジタルフィルタ２２０が出力する位相制御信号の値を重畳するべきジッタ信号の値に応じて変化させ、位相シフト部２５０へと供給する。
　位相シフト部２５０は、例えば可変遅延回路であり、必要に応じてジッタが加えられた位相制御信号を加算器２４０から受け取って、ストローブ信号ＳＴＲＢを、位相制御信号に応じた遅延量だけ遅延させる。これにより、位相シフト部２５０は、ストローブ信号ＳＴＲＢを、デバイス信号に対して位相制御信号により指定される位相シフト量分位相シフトさせて、シフトクロックＳＦＴＣＬＫとして出力する。上述したように、ストローブ信号ＳＴＲＢが再生クロックＲＣＬＫに対して進んでいる場合には、デジタルフィルタ２２０は位相シフト量を増加させるので、位相シフト部２５０はシフトクロックＳＦＴＣＬＫの位相をより遅らせて位相を合わせる。また、ストローブ信号ＳＴＲＢが再生クロックＲＣＬＫに対して遅れている場合には、デジタルフィルタ２２０は位相シフト量を減少させるので、位相シフト部２５０はシフトクロックＳＦＴＣＬＫの位相をより進めて位相を合わせる。
　位相調整制御部２６０は、デジタルフィルタ２２０の位相シフト量の変更を許可するかまたは禁止するかを制御する。位相調整制御部２６０は、デバイス信号にクロックが重畳されていない期間の少なくとも一部において、位相比較結果に基づく位相シフト量の変更を禁止する禁止部として機能する。
　図３は、本実施形態に係る位相調整制御部２６０の構成を示す。位相調整制御部２６０は、検出部３００と、論理和回路３１０と、ＦＦ３２０と、バッファ３２５と、ＦＦ３３０と、論理回路３４０とを備え、制御装置１１０からの制御、パターン発生部１３０からの制御または期待値、若しくは、検出部３００によるデバイス信号の変化の計測結果に基づいて、位相シフト部２５０による位相シフト量の変更を許可するか否かを制御する。
　検出部３００は、取得部１５５により取得されたデバイス信号をＤＥＭＵＸ１６５を介して受け取り、当該デバイス信号の値が予め指定された期間以上変化しない場合にその旨を検出し、デジタルフィルタ２２０の位相シフト量の変更を禁止する禁止信号Ａ（本図においては論理値Ｈの信号）を論理和回路３１０へと出力する。これにより、検出部３００は、デジタルフィルタ２２０に対し、位相比較結果に基づく位相シフト量の変更を禁止する。一例として、検出部３００は、デバイス信号の値が不変でありまたはデバイス信号がクロックエッジを有しないサイクル数（またはビット数）を計測するランレングス測定回路と、当該ランレングス測定回路により測定された不変サイクル数（または不変ビット数）が予め指定された値より大きくなった場合に、検出信号を論理和回路３１０へと出力する判定回路とを有してよい。
　これに代えて、検出部３００は、予め指定された期間の間におけるデバイス信号の値が変化しまたはデバイス信号がクロックエッジを有するサイクル数が予め指定された閾値以下となった場合に、禁止信号Ａを論理和回路３１０へと出力してもよい。これにより、検出部３００は、デバイス信号に含まれるクロックパルスの頻度が位相ロック状態を維持することができない程度まで低下したことに応じて、位相シフト量の変更を禁止することができる。
　また、検出部３００は、取得部１５５により取得されたデバイス信号の値が変化しなくなったことを検出したことに応じて、デバイス信号の値が変化しなくなったことを検出するまでに調整した位相シフト量をレジスタ２２５に退避することを指示する退避信号をデジタルフィルタ２２０へと出力する。検出部３００は、デバイス信号が変化しておりクロックエッジを有するサイクルから、デバイス信号が変化せずクロックエッジを有しないサイクルへの切り替わりを検出し、位相シフト量の退避をデジタルフィルタ２２０へと指示してよい。これに代えて、検出部３００は、禁止信号Ａの出力条件とする期間より短い期間の間デバイス信号の値が変化しないことを検出した時点で、位相シフト量の退避をデジタルフィルタ２２０へと指示してよい。更に、検出部３００は、取得部１５５により取得されたデバイス信号の値が予め指定された期間以上変化しない場合に、レジスタ２２５に退避した位相シフト量を、デバイス信号に対する基準クロックの位相シフト量としてデジタルフィルタ２２０に再設定することを指示する回復信号をデジタルフィルタ２２０へと出力する。
　以上において、制御装置１１０は、試験実行に先立ってまたは試験中に、禁止信号Ａの出力に用いる期間、不変サイクル数の閾値または変化サイクル数の閾値、及び／又は、退避信号の出力に用いる期間等の各種パラメータのうち少なくとも１つをユーザの指定に基づいて設定してもよい。また、パターン発生部１３０は、試験シーケンス実行中における試験命令または試験パターンの指定に基づいて、上記の各種パラメータのうち少なくとも１つを設定してもよい。
　論理和回路３１０は、検出部３００からの禁止信号Ａと、制御装置１１０から受け取った禁止信号Ｂと、パターン発生部１３０から受け取った禁止信号Ｃとの論理和を取り、禁止信号Ｄを出力する。ここで、制御装置１１０は、試験と試験の間の期間またはユーザの指定に応じた期間の間、デジタルフィルタ２２０における位相シフト量の変更を禁止するべく、禁止信号Ｂ（論理値Ｈの信号）を出力する。また、パターン発生部１３０は、試験シーケンスにおいて位相シフト量の変更が禁止された期間の間、デジタルフィルタ２２０による位相シフト量の変更を禁止するべく、禁止信号Ｃ（論理値Ｈの信号）を出力する。これにより、ユーザは、試験命令または試験パターンで明示的に指定することにより、例えば試験中においてＤＵＴ１００からクロックが重畳されないデバイス信号が出力される期間の間、位相シフト量の変更を禁止することができる。
　論理和回路３１０は、禁止信号Ａ、禁止信号Ｂ、および禁止信号Ｃの論理和をとった禁止信号Ｄを出力することにより、検出部３００、制御装置１１０、またはパターン発生部１３０のいずれかが位相シフト量の変更を禁止した場合に、デジタルフィルタ２２０に対し、位相比較結果に基づく位相シフト量の変更を禁止する。
　以上に代えて、または以上に加え、位相調整制御部２６０は、パターン発生部１３０が発生した期待値に基づいてデジタルフィルタ２２０による位相シフト量の変更を禁止するか否かを判断してもよい。より具体的には、位相調整制御部２６０は、期待値が予め指定した期間以上変化しない場合、または期待値が予め指定した期間以上ドントケア、すなわちデバイス信号として任意の値を許可する場合に、検出部３００と同様にその旨を検出し、禁止信号を論理和回路３１０へと出力してもよい。
　ＦＦ３２０、バッファ３２５、ＦＦ３３０、および論理回路３４０は、禁止信号Ｄを、分周シフトクロックＳＦＴＣＬＫＤに同期させてデジタルフィルタ２２０に供給するために設けられる。ＦＦ３２０は、禁止信号Ｄを分周シフトクロックＳＦＴＣＬＫＤのタイミングで取得する。バッファ３２５は、分周シフトクロックＳＦＴＣＬＫＤを１サイクルより十分小さい時間遅延させる。ＦＦ３３０は、バッファ３２５により遅延された分周シフトクロックＳＦＴＣＬＫＤのタイミングで、ＦＦ３２０により取得された禁止信号Ｄを取得する。これにより、ＦＦ３２０およびＦＦ３３０は、試験装置内の基準クロックＲＥＦＣＬＫまたはストローブ信号ＳＴＲＢに同期して変化する禁止信号Ｄを分周シフトクロックＳＦＴＣＬＫＤに同期させる際に、グリッチによる誤動作を防ぐことができる。
　論理回路３４０は、禁止信号Ｄの否定および分周シフトクロックＳＦＴＣＬＫＤの論理積をとってデジタルフィルタ２２０に供給する。これにより、論理回路３４０は、位相シフト量の変更を許可する場合に分周シフトクロックＳＦＴＣＬＫＤを通過させ、位相シフト量の変更を禁止する場合に分周シフトクロックＳＦＴＣＬＫＤをマスクして通過させないようにする。この結果、位相調整制御部２６０は、デジタルフィルタ２２０のクロック動作を停止させることによって、位相シフト量の変更を禁止することができる。
　以上に示した試験装置１０によれば、ＤＵＴ１００が出力するデバイス出力信号にクロックが重畳されていない期間の少なくとも一部において、位相比較部２１０の位相比較結果に基づきデジタルフィルタ２２０が位相シフト部２５０による位相シフト量を変更することを禁止する。これにより、試験装置１０は、クロックが重畳されていない期間の間に位相シフト量がずれていくことによって位相ロック状態から外れるのを防ぐことができる。
　図４は、本実施形態に係る試験装置１０の動作タイミングの一例を示す。本例において、ＤＵＴ１００は、デバイス信号として、クロックが重畳されたデータ信号４００を出力した後、ある期間の間値が変化せず、クロックが重畳されていないバースト信号４１０を出力する。そして、ＤＵＴ１００は、バースト信号４１０の後に再びクロックが重畳されたデータ信号４２０を出力する。
　位相比較部２１０は、データ信号４００から抽出された再生クロックＲＣＬＫと、ストローブ信号ＳＴＲＢとの位相を比較し、位相比較結果に基づいてシフトクロックＳＦＴＣＬＫの位相を調整する。これにより、シフトクロックＳＦＴＣＬＫは、デバイス信号に対して位相がロックされた状態となる。この状態を図中ＣＤＲロック状態４３０のハッチングにより示す。
　位相調整制御部２６０により位相シフト量の変更を禁止しない場合、デジタルフィルタ２２０は、図中ＣＤＲロック状態４３０、ＣＤＲロック外れ状態４４０、およびＣＤＲロック状態４５０として示した動作状態となる。ＤＵＴ１００からバースト信号４１０が出力されると、クロック再生部２００は、デバイス信号からクロックを抽出することができず、位相比較部２１０は、再生クロックＲＣＬＫおよびストローブ信号ＳＴＲＢの位相比較を行うことができない。この場合、位相比較部２１０の種類によっては、進み信号および遅れ信号のいずれか一方を出力し続けてしまう。このような位相比較部２１０の一例としては、再生クロックのエッジで論理Ｈを取り込み遅れ信号として出力するＦＦと、ストローブ信号ＳＴＲＢのエッジで論理Ｈを取り込む進み信号として出力するＦＦと、これら２つのＦＦの出力が共に論理Ｈとなった場合に２つのＦＦを論理Ｌにリセットする回路とを有する位相周波数比較器が挙げられる。
　位相比較部２１０が進み信号および遅れ信号のいずれか一方を出力し続けると、デジタルフィルタ２２０は、位相シフト量の変更を禁止されない場合には、図中ＣＤＲロック状態４３０に示すように位相比較結果に応じて位相シフト量を一方向にシフトしていき、徐々に位相ロックが外れたＣＤＲロック外れ状態４４０へと遷移してしまう。その後、ＤＵＴ１００からデータ信号４２０が出力されると、位相比較部２１０は再生クロックＲＣＬＫおよびストローブ信号ＳＴＲＢの位相比較を再び行うことができるようになる。この結果、デジタルフィルタ２２０は、位相ロックが外れたＣＤＲロック外れ状態４４０から位相ロックがとれたＣＤＲロック状態４３０へと徐々に動作状態を遷移させる。
　このように、位相調整制御部２６０により位相シフト量の変更を禁止しない場合には、ＤＵＴ１００がバースト信号４１０を出力している間に位相シフト量が一方向に変化してしまい、再びＤＵＴ１００がデータ信号４２０を出力してからしばらくの間は位相ロックが外れた状態となってしまう。したがって、ＤＵＴ１００がデータ信号を出力し始めてからしばらくの間は試験を行うことができず、試験時間が長くなってしまう。
　以上に対し、位相シフト量の変更を禁止する場合、次に示す動作となる。一例として、パターン発生部１３０は、ＤＵＴ１００がデータ信号４００を出力している間、禁止信号Ｃを論理Ｌとしてデジタルフィルタ２２０をＣＤＲ動作モード４６０とする。これにより、パターン発生部１３０は、デジタルフィルタ２２０が、デバイス信号に追従して位相シフト量を変更することによって位相ロック状態を維持するのを許可し、ＣＤＲロック状態４７５とする。次に、ＤＵＴ１００がデータ信号４００の出力を終えてバースト信号４１０を出力し始めるタイミングで、パターン発生部１３０は、禁止信号Ｃを論理Ｈとする。これを受けて、デジタルフィルタ２２０は、ＣＤＲ動作モード４６０からＣＤＲ停止モード４６５へと遷移して、位相シフト量を禁止信号Ｃを受け取る直前の値のまま維持するＣＤＲ機能停止状態４８０となる。そして、ＤＵＴ１００がデータ信号４２０を出力し始める場合に、パターン発生部１３０は、禁止信号Ｃを再び論理Ｌとしてデジタルフィルタ２２０をＣＤＲロック状態４８５とし、維持している位相シフト量の変更を許可する。
　以上の動作により、デジタルフィルタ２２０は、位相合わせができない期間の間、直前の位相ロック状態における位相シフト量を保持することができる。したがって、ＤＵＴ１００がバースト信号４１０を出力している期間の間に試験装置１０およびＤＵＴ１００のクロック間に大きな位相のずれが生じなければ、試験装置１０は、データ信号４２０の出力開始時点または出力開始後比較的短い時間の後に、位相ロック状態に復帰することができる。
　なお、以上においては、デバイス信号がデータ信号からバースト信号へと切り替わるのとほぼ同じタイミングで禁止信号Ｃを切り替える例を示した。しかしながら、デバイス信号がデータ信号からバースト信号へと切り替わってから位相シフト量の変更を禁止するまでに多少の時間が必要となるケースも有り得る。例えば、検出部３００は、取得部１５５により取得されたデバイス信号の値が予め指定された期間以上変化しないことを検出した場合に、禁止信号Ａを論理Ｈとする。この場合、デバイス信号としてデータ信号４００の後にバースト信号４１０が出力され始めてから、少なくとも指定された期間の間、位相シフト量が変更される。
　そこで、このような場合には、デジタルフィルタ２２０は、予め指定された期間の間における位相シフト量の変更分をキャンセルしてもよい。すなわち例えば、デジタルフィルタ２２０は、デバイス信号がデータ信号４００からバースト信号４１０へと切り替わった場合に検出部３００から退避信号を受け取って、デジタルフィルタ２２０内の位相シフト量をレジスタ２２５へと退避する。そして、デジタルフィルタ２２０は、取得部１５５により取得されたデバイス信号の値が予め指定された期間以上変化しない場合に検出部３００から回復信号を受け取って、レジスタ２２５に退避した位相シフト量をデバイス信号に対する基準クロックの位相シフト量として再設定する。
　これに代えて、デジタルフィルタ２２０は、デバイス信号の値があらかじめ指定された期間以上変化しない場合に、この期間中位相シフト量を減少させ続ける位相比較部２１０に対しては、この期間の長さに応じたサイクル数分位相シフト量を増加させ、この期間中位相シフト量を増加させ続ける位相比較部２１０に対しては、この期間の長さに応じたサイクル数分位相シフト量を減少させてもよい。この位相シフト量の増減量は、指定された期間の長さによって決まるので、デジタルフィルタ２２０は、この増減量を予め定数として記憶しておいてもよい。これにより、デジタルフィルタ２２０は、この期間の間における位相シフト量の変更分をキャンセルすることができる。
　図５は、本実施形態の第１変形例に係る判定部１２４の主要部の構成を示す。本変形例に係る判定部１２４は、図１から図４とは異なる方式によりデバイス信号に重畳されたクロックに応じてシフトクロックの位相を調整する。図５において、図１から図４と同一の符号を付した部材は、図１から図４と同様の機能および構成を有するので、以下相違点を除き説明を省略する。
　本変形例に係る判定部１２４は、コンパレータ１４０と、ＰＬＬ部５００（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐの略）と、可変遅延回路５４０と、ＣＤＲ回路５５０と、位相調整制御部２６０と、取得部１５５とを備える。ＰＬＬ部５００は、ストローブ信号ＳＴＲＢに同期し、かつ、ストローブ信号ＳＴＲＢに対してＣＤＲ回路５５０から入力される遅延量分の位相差を有するシフトクロックＳＦＴＣＬＫを出力する。
　ＰＬＬ部５００は、位相比較部５０５と、加算器５１０と、ＬＰＦ５１５（ローパスフィルタの略）と、ＶＣＯ５２０（電圧制御発振器の略）と、分周器５２５と、分周器５３０とを有する。位相比較部５０５は、分周器５３０から出力される、シフトクロックＳＦＴＣＬＫをストローブ信号ＳＴＲＢの周波数に分周したクロックと、ストローブ信号ＳＴＲＢとの位相差を検出して、位相差を示す位相差信号を出力する。加算器５１０は、位相比較部５０５からの位相差信号に、ＣＤＲ回路５５０から受け取った遅延量を加える。ＬＰＦ５１５は、ＣＤＲ回路５５０からの遅延量が加算された位相差信号における所定の周波数以上の高周波成分を制限または減衰させて、所定周波数未満の低周波成分を通過させる。
　ＶＣＯ５２０は、ＬＰＦ５１５により通過された位相差信号の電圧に応じた周波数で発振して、発振クロックを出力する。分周器５２５は、発振クロックを例えば１／Ｎ１に分周することにより、デバイス信号に重畳されたクロックに応じた周波数に分周して、取得部１５５、分周器５３０、および可変遅延回路５４０へと供給する。分周器５３０は、シフトクロックＳＦＴＣＬＫを例えば１／Ｎ２に分周することにより、ストローブ信号ＳＴＲＢの周波数に分周する。
　可変遅延回路５４０は、シフトクロックＳＦＴＣＬＫを、デバイス信号の約半周期に対応する時間分だけ遅延させる。ＣＤＲ回路５５０は、可変遅延回路５４０により遅延されたシフトクロックＳＦＴＣＬＫと、デバイス信号に重畳されたクロックとの位相差を低減させるようにＰＬＬ部５００内の加算器５１０に対して供給する遅延量を制御する。これにより、ＣＤＲ回路５５０は、取得部１５５に供給されるシフトクロックＳＦＴＣＬＫの位相が、デバイス信号に重畳されたクロックの変化点同士のほぼ中間となるように調整する。
　ＣＤＲ回路５５０は、位相比較部２１０と、デジタルフィルタ２２０と、レジスタ２２５と、オフセット遅延量記憶部５７０と、加算器５７５と、ＤＡ変換部５８０とを有する。オフセット遅延量記憶部５７０は、制御装置１１０等により設定されるオフセット遅延量を記憶する。試験装置１０のユーザは、このオフセット遅延量を指定することにより、デバイス信号に対するシフトクロックＳＦＴＣＬＫの位相を試験内容に応じて変更することができる。
　加算器５７５は、デジタルフィルタ２２０が出力する位相シフト量と、オフセット遅延量記憶部５７０からのオフセット遅延量とを加えて、ストローブ信号ＳＴＲＢに対してシフトクロックＳＦＴＣＬＫを遅らせるべき遅延量を算出する。ＤＡ変換部５８０は、加算器５７５が出力するデジタルの遅延量をアナログの遅延量に変換して、ＰＬＬ部５００内の加算器５１０へと供給する。
　以上に示した判定部１２４によれば、ストローブ信号ＳＴＲＢに同期し、かつ、ストローブ信号ＳＴＲＢに対して所定の位相差を有するシフトクロックＳＦＴＣＬＫを用いてデバイス信号を取得することができる。また、位相調整制御部２６０は、デバイス信号にクロックが重畳されていない期間の少なくとも一部において、デジタルフィルタ２２０による位相シフト量の変更を禁止することができる。
　図６は、本実施形態の第２変形例に係る試験装置１０の構成をＤＵＴ１００と共に示す。図６において、図１から図５と同一の符号を付した部材は、図１から図５と同様の機能および構成を有するので、以下相違点を除き説明を省略する。本変形例において、ＤＵＴ１００は、入力端子を介してクロックが重畳された信号を受信する機能を有している。試験装置１０は、ＤＵＴ１００の当該入力端子に供給する試験信号にクロックを重畳しない期間の少なくとも一部において、ＤＵＴ１００内における位相調整を禁止することにより、試験装置１０およびＤＵＴ１００の間の位相ロック状態を維持する。
　ＤＵＴ１００は、内部回路６０２と、出力ＩＦ回路６２２（出力インターフェイス回路の略）と、位相調整制御部６６０と、入力ＩＦ回路６２４（入力インターフェイス回路の略）とを有する。内部回路６０２は、ＤＵＴ１００の使用目的に応じて設計された回路であり、入力ＩＦ回路６２４等を介して受信した外部からの受信信号および内部回路６０２の内部状態に応じて動作して、必要に応じて出力ＩＦ回路６２２等を介して外部へと送信信号を送信する。出力ＩＦ回路６２２は、内部回路６０２により制御されて、送信装置として機能する。出力ＩＦ回路６２２は、ＤＵＴ１００内部の基準クロックＲＥＦＣＬＫおよび送信データＳＤＡＴＡを受け取って、送信信号として外部へと送信する。本例においては、出力ＩＦ回路６２２は、送信データＳＤＡＴＡをシリアル化して基準クロックＲＥＦＣＬＫまたは基準クロックＲＥＦＣＬＫを逓倍した逓倍クロックＲＥＦＣＬＫＭを重畳した送信信号を送信する。
　位相調整制御部６６０は、ＤＵＴ１００内の基準クロックＲＥＦＣＬＫに基づいて動作する。位相調整制御部６６０は、出力ＩＦ回路６２２が送信する送信信号に逓倍クロックＲＥＦＣＬＫＭが重畳されていない期間の少なくとも一部において、試験装置本体１０５の判定部１２４内に設けられた位相調整制御部２６０に対して位相比較部２１０の位相比較結果に基づく位相シフト量の変更を禁止することを指示する禁止信号を送信する。位相調整制御部６６０は、図３に示した検出部３００および論理和回路３１０を有し、図３に示した位相調整制御部２６０と同様にして禁止信号を試験装置本体１０５内の判定部１２４へと送信する。
　位相調整制御部６６０は、データ信号を送信しない場合に内部回路６０２から受け取る禁止信号を試験装置本体１０５内の判定部１２４へと送信してもよい。また、位相調整制御部６６０は、送信データＳＤＡＴＡまたは送信信号の値が予め指定された期間以上変化しない場合に、禁止信号を試験装置本体１０５内の判定部１２４へと送信してもよい。
　入力ＩＦ回路６２４は、内部回路６０２により制御されて、受信装置として機能する。入力ＩＦ回路６２４は、ＤＵＴ１００内部の基準クロックＲＥＦＣＬＫを内部回路６０２から受け取ると共に、外部から入力端子を介して入力される受信信号を受け取って、受信データＲＤＡＴＡを内部回路６０２へと供給する。入力ＩＦ回路６２４は、コンパレータ１４０と、周波数逓倍部１４５と、シフトクロック生成部１５０と、取得部１５５と、分周部１６０と、ＤＥＭＵＸ１６５とを含む。これらの部材の機能および動作は、図１から図４における同一符号の部材と同様であるので、以下相違点を除き説明を省略する。
　入力ＩＦ回路６２４内のシフトクロック生成部１５０は、ＤＵＴ１００内部の基準クロックＲＥＦＣＬＫを周波数逓倍部１４５により逓倍して受信信号の取得に用いる内部クロックとするという主な相違点を除き、図２と略同様の構成をとる。当該シフトクロック生成部１５０内のクロック再生部２００は、外部から入力端子を介して入力される受信信号に重畳されたクロックを再生する。当該シフトクロック生成部１５０内の位相比較部２１０は、ＤＵＴ１００の基準クロックＲＥＦＣＬＫを逓倍した逓倍クロックＲＥＦＣＬＫＭと受信信号に重畳されたクロックを抽出した再生クロックとの位相を比較する。シフトクロック生成部１５０内のデジタルフィルタ２２０、レジスタ２２５、ジッタ印加部２３０、および位相シフト部２５０は、位相比較結果に基づいて、受信信号に対する逓倍クロックＲＥＦＣＬＫＭの位相シフト量を調整する。ここで、入力ＩＦ回路６２４は、受信装置としての機能を満たせばよいので、図１に示した判定部１２４のようにタイミング発生部１２５で発生したストローブ信号ＳＴＲＢを用いてシフトクロックＳＦＴＣＬＫを生成しなくてもよい。
　当該シフトクロック生成部１５０は、ジッタ印加部２３０および加算器２４０を有しなくてもよい。また、ＤＵＴ１００は、図３に示した位相調整制御部２６０における、ＦＦ３２０、バッファ３２５、ＦＦ３３０および論理回路３４０等のクロック変換回路部分をシフトクロック生成部１５０内に内蔵し、退避信号、回復信号、および禁止信号ＤをＤＵＴ１００の外部から入力してもよい。これに代えて、入力ＩＦ回路６２４内のシフトクロック生成部１５０は、図３に示した位相調整制御部２６０における検出部３００および論理和回路３１０を更に内蔵し、受信信号にクロックが重畳されていない期間の少なくとも一部において、位相比較結果に基づく位相シフト量の変更を禁止してもよい。
　取得部１５５は、受信信号に対して位相シフト量が調整された基準クロックであるシフトクロックＳＦＴＣＬＫに応じて受信信号を取得する。ＤＥＭＵＸ１６５は、取得部１５５が取得した受信信号をデマルチプレクスして、受信データＲＤＡＴＡとして内部回路６０２へと供給する。
　試験装置１０は、制御装置１１０と、試験装置本体１０５とを備える。試験装置本体１０５は、試験部１２２と、判定部１２４と、位相調整制御部２６０とを有する。試験部１２２は、図１の試験部１２２と同様であり、ＤＵＴ１００を試験するための試験信号をＤＵＴ１００の入力端子に供給する試験信号供給部として機能する。本変形例において、試験部１２２は、データ信号にクロックが重畳された試験信号をＤＵＴ１００の入力端子に供給する。判定部１２４は、図１の判定部１２４と同様の機能および構成を有する。
　位相調整制御部２６０は、試験信号にクロックが重畳されていない期間の少なくとも一部において、位相比較結果に基づく位相シフト量の変更を禁止する禁止信号をＤＵＴ１００に供給する。位相調整制御部２６０は、図３に示した検出部３００および論理和回路３１０を有する。位相調整制御部２６０は、図１から図５に示した位相調整制御部２６０と同様にして、制御装置１１０からの禁止信号Ｂに応じてＤＵＴ１００への禁止信号を供給してもよい。また、位相調整制御部２６０は、試験部１２２が実行する試験シーケンスにおいて位相シフト量の変更が禁止された期間の間、禁止信号ＣをＤＵＴ１００へと供給してもよい。また、位相調整制御部２６０は、試験信号を受け取って試験信号の値が予め指定された期間以上変化しない場合にその旨を検出し、禁止信号ＡをＤＵＴ１００へと供給してもよい。
　以上に示した試験装置１０によれば、試験信号にクロックが重畳されない期間の少なくとも一部において、ＤＵＴ１００内における位相シフト量の変更を禁止することにより、ＤＵＴ１００が位相ロック状態から外れるのを防ぐことができる。また、以上に示したＤＵＴ１００を互いに接続することにより、それぞれのＤＵＴ１００は、送信信号にクロックが重畳されない期間の少なくとも一部において、接続先のＤＵＴ１００内における位相シフト量の変更を禁止することができ、接続先のＤＵＴ１００が位相ロック状態から外れるのを防ぐことができる。
　なお、試験装置１０は、禁止信号および試験信号をＤＵＴ１００の別個の入力端子を介してＤＵＴ１００に供給してもよく、ＤＵＴ１００の同一の入力端子を介して供給してもよい。この場合、試験装置１０は、試験信号の値を変化させないバースト状態とする前に、ＤＵＴ１００に対して、位相シフト量の変更を禁止することを指示する禁止コマンドを含む試験信号を供給してもよい。ＤＵＴ１００は、受信した試験信号が禁止コマンドのパターンを含むものであった場合に、位相シフト量の変更を禁止するＣＤＲ停止モードに遷移する。
　図７は、本実施形態の第３変形例に係る装置７００の構成を示す。図７において、図１から図６と同一の符号を付した部材は、図１から図６と同様の機能および構成を有するので、以下相違点を除き説明を省略する。装置７００は、他の装置７００または当該装置７００と同様の通信インターフェイスを有する装置と接続され、接続先の装置との間で双方向の通信路を介して時分割でデータを送受信する。
　装置７００は、内部回路７０２と、出力ＩＦ回路６２２と、入力ＩＦ回路６２４とを備える。内部回路７０２は、装置７００の使用目的に応じて設計された回路であり、入力ＩＦ回路６２４等を介して受信した外部からの受信信号および内部回路７０２の内部状態に応じて動作して、必要に応じて出力ＩＦ回路６２２等を介して外部へと送信信号を送信する。内部回路７０２は、出力ＩＦ回路６２２に対して基準クロックＲＥＦＣＬＫ、送信データＳＤＡＴＡ、および外部の装置から受信信号を受信する期間の間出力ＩＦ回路６２２による送信を禁止するための送信禁止信号ＳＩＮＨを出力ＩＦ回路６２２に供給する。また、内部回路７０２は、入力ＩＦ回路６２４に対して基準クロックＲＥＦＣＬＫ、および外部の装置へと送信信号を送信する期間において、入力ＩＦ回路６２４内部における位相比較結果に基づく位相シフト量の変更を禁止するための受信禁止信号ＳＩＮＨを入力ＩＦ回路６２４に供給する。
　出力ＩＦ回路６２２は、双方向の通信路に接続される端子から受信信号を受信しない期間において、当該端子を介して外部へと送信信号を送信する送信部として機能する。出力ＩＦ回路６２２は、送信すべきデータがない場合、または外部の装置から受信信号を受信する場合に、内部回路７０２から送信禁止信号ＳＩＮＨを受け取って、通信路に対する信号出力を停止する。
　入力ＩＦ回路６２４は、双方向の通信路に接続される端子から送信信号を送信しない期間において、当該端子を介して外部からの受信信号を受信する受信部として機能する。入力ＩＦ回路６２４は、受信すべきデータがない場合、または外部の装置に対して送信信号を送信する場合に、内部回路７０２から受信禁止信号ＲＩＮＨを受け取る。受信禁止信号ＲＩＮＨを受け取ると、入力ＩＦ回路６２４は、当該受信禁止信号ＲＩＮＨを禁止信号として用い、入力ＩＦ回路６２４における位相シフト量の変更を禁止する。
　以上に示した装置７００によれば、双方向の通信路を介して時分割で外部の装置と通信する場合において、出力ＩＦ回路６２２が送信信号を送信している間、入力ＩＦ回路６２４における位相シフト量の変更を禁止することができる。したがって、出力ＩＦ回路６２２による送信中に、出力ＩＦ回路６２２の送信信号によって位相シフト量が調整されてしまうのを防ぐことができる。なお、装置７００は、接続先の装置との間でいずれの装置から信号を送信するかを、上記の通信路または他の通信路を介して調停してもよい。
　図８は、本実施形態の第４変形例に係る判定部１２４の構成を示す。図８において、図１および図２と同一の符号を付した部材は、図１および図２と同様の機能および構成を有するので、以下相違点を除き説明を省略する。
（※コメント：図８は、図１の判定部１２４の変形例として記載しております。シフトクロックＳＦＴＣＬＫおよびシフトクロックＳＦＴＣＬＫの半サイクル遅れのタイミングでデバイス信号を取り込んだ結果に基づいて位相シフト量を調整します。）
　可変遅延回路８４９は、シフトクロックＳＦＴＣＬＫを遅延させて、元のシフトクロックＳＦＴＣＬＫとは位相が異なるクロックとする。一例として可変遅延回路８４９は、シフトクロックＳＦＴＣＬＫを一周期未満、より好ましくは半周期遅延させて、取得部１５５ｂへと供給する。
　取得部１５５ａは、コンパレータ１４０を介して受け取ったデバイス信号を、シフトクロックＳＦＴＣＬＫに応じて取得する。取得部１５５ｂは、コンパレータ１４０を介して受け取ったデバイス信号を、可変遅延回路８４９により遅延されたシフトクロックＳＦＴＣＬＫに応じて取得する。ＤＥＭＵＸ１６５ａは、取得部１５５ａにより取得されたデバイス信号をデマルチプレクスして、期待値比較部１７０および位相比較部８１０に供給する。ＤＥＭＵＸ１６５ｂは、取得部１５５ｂにより取得されたデバイス信号をデマルチプレクスして、位相比較部８１０に供給する。
　位相比較部８１０は、ＤＥＭＵＸ１６５ａによりデマルチプレクスされたデバイス信号およびＤＥＭＵＸ１６５ｂによりデマルチプレクスされたデバイス信号に基づいて、シフトクロックＳＦＴＣＬＫおよびデバイス信号に重畳されたクロックの位相を比較する。
　図９は、本実施形態の第４変形例に係る位相比較部８１０の動作を模式的に示す。本例において、可変遅延回路８４９は、シフトクロックＳＦＴＣＬＫを略半周期遅延させる。位相比較部８１０は、可変遅延回路８４９により遅延されたシフトクロックＳＦＴＣＬＫの位相を、データ信号の変化点に近づけるように、位相シフト部２５０の位相シフト量を調整する。これにより、位相比較部８１０は、シフトクロックＳＦＴＣＬＫの位相をデータ信号の各周期の略中心に近づけることができる。
　位相比較部８１０は、取得部１５５ａにより取得された、シフトクロックＳＦＴＣＬＫのタイミングにおけるデバイス信号と、取得部１５５ｂにより取得された、遅延されたシフトクロックＳＦＴＣＬＫのタイミングにおけるデバイス信号とが異なる場合に、遅延されたシフトクロックＳＦＴＣＬＫがシフトクロックＳＦＴＣＬＫの次の周期に位置すると判断する。そして、位相比較部８１０は、シフトクロックＳＦＴＣＬＫが遅れていることを示す遅れ信号Ｌを出力する。
　一方、位相比較部８１０は、取得部１５５ａにより取得された、シフトクロックＳＦＴＣＬＫのタイミングにおけるデバイス信号と、取得部１５５ｂにより取得された、遅延されたシフトクロックＳＦＴＣＬＫのタイミングにおけるデバイス信号とが同じ場合に、遅延されたシフトクロックＳＦＴＣＬＫがシフトクロックＳＦＴＣＬＫと同一周期に位置すると判断する。そして、位相比較部８１０は、シフトクロックＳＦＴＣＬＫが進んでいることを示す進み信号Ｅを出力する。
　位相比較部８１０は、以上に示した処理を、ＤＥＭＵＸ１６５ａ～ｂによりデマルチプレクスされたデバイス信号を用いて行う。これにより、位相比較部８１０は、元のデータ信号と比較し低い周波数で位相比較を行うことができる。なお、図６および図７に示した入力ＩＦ回路６２４に代えて、図８から図９に示した判定部１２４を用い、または判定部１２４を図６または図７の入力ＩＦ回路６２４に関連して示したように変形した回路を適用することもできる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　例えば、請求の範囲および明細書中において示した装置および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特に、回路等のハードウェアによって実現される装置および方法においては、回路の各部分は必要なデータまたは信号を受け取り次第動作を行うことができるものであるから、データまたは信号の受け取り順に応じて任意の順序で処理されうる。したがって、明細書中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
　また、以上に示した実施形態において、取得部１５５は、デバイス信号に対して位相シフト量が調整されたストローブ信号ＳＴＲＢ、または、逓倍クロックＲＥＦＣＬＫＭ等に応じてデバイス信号または受信信号を取得するために、ストローブ信号または逓倍クロックＲＥＦＣＬＫＭを位相シフト部２５０により位相シフトしたシフトクロックＳＦＴＣＬＫに基づいてデバイス信号または受信信号を取得する。これに代えて、取得部１５５は、デバイス信号または受信信号を遅延等させることにより、デバイス信号または受信信号に対するストローブ信号ＳＴＲＢまたは逓倍クロックＲＥＦＣＬＫＭの位相シフト量を相対的に調整してもよい。また、ストローブ信号ＳＴＲＢまたは逓倍クロックＲＥＦＣＬＫＭと、デバイス信号との両方を異なる遅延量だけ遅延させることにより、ストローブ信号ＳＴＲＢまたは逓倍クロックＲＥＦＣＬＫＭとデバイス信号との間の位相シフト量を調整してもよい。
　また、位相調整制御部２６０は、位相シフト量の変更を禁止する場合に、位相比較部２１０または位相比較部８１０が出力する遅れ信号Ｌおよび進み信号Ｅを例えば論理Ｌにマスクして、遅れおよび進みがない旨の位相比較結果をデジタルフィルタ２２０に供給するようにしてもよい。また、クロックが重畳された信号は、正側の信号および負側の信号を有する差動信号であってもよい。また、取得部１５５、取得部１５５ａ～ｂは、それぞれ複数セットを有し、コンパレータ１４０からの信号をインターリーブして取得する構成を採ってもよい。

Claims (16)

  1. 　被試験デバイスを試験する試験装置であって、
    　当該試験装置内で生成された内部クロックと前記被試験デバイスが出力するデバイス信号に重畳されたクロックとの位相を比較する位相比較部と、
    　位相比較結果に基づいて、前記デバイス信号に対する前記内部クロックの位相シフト量を調整する調整部と、
    　前記デバイス信号に対して位相シフト量が調整された前記内部クロックに応じて前記デバイス信号を取得する取得部と、
    　前記デバイス信号にクロックが重畳されていない期間の少なくとも一部において、前記位相比較結果に基づく位相シフト量の変更を禁止する禁止部と、
    　を備える試験装置。
  2. 　前記位相比較部は、前記内部クロックのエッジが前記デバイス信号に重畳されたクロックのエッジに対して遅れていることを示す遅れ信号、または、進んでいることを示す進み信号を前記位相比較結果として出力する請求項１に記載の試験装置。
  3. 　前記調整部は、
    　前記禁止部により位相シフト量の変更が禁止されていないことを条件として、前記位相比較結果として前記遅れ信号を受け取った場合に前記調整部の位相シフト量を減少させ、前記進み信号を受け取った場合に前記調整部の位相シフト量を増加させ、
    　前記禁止部により位相シフト量の変更が禁止されたことを条件として、前記調整部の位相シフト量を変更しない
    　請求項２に記載の試験装置。
  4. 　前記被試験デバイスを試験するための試験シーケンスを実行する試験部を更に備え、
    　前記禁止部は、前記試験シーケンスにおいて位相シフト量の変更が禁止された期間の間、前記調整部による位相シフト量の変更を禁止する
    　請求項１から３のいずれかに記載の試験装置。
  5. 　前記取得部が取得した前記デバイス信号の値を期待値と比較する期待値比較部を更に備え、
    　前記禁止部は、前記期待値に基づいて前記調整部による位相シフト量の変更を禁止するか否かを判断する請求項１から４のいずれかに記載の試験装置。
  6. 　前記禁止部は、前記取得部により取得された前記デバイス信号の値が予め指定された期間以上変化しない場合に、前記位相比較結果に基づく位相シフト量の変更を禁止する請求項１から５のいずれかに記載の試験装置。
  7. 　前記調整部は、前記取得部により取得された前記デバイス信号の値が予め指定された期間以上変化しない場合に、前記予め指定された期間の間における位相シフト量の変更分をキャンセルする請求項１から６のいずれかに記載の試験装置。
  8. 　前記調整部は、
    　前記取得部により取得された前記デバイス信号の値が変化しなくなったことを検出したことに応じて、前記デバイス信号の値が変化しなくなったことを検出するまでに調整した位相シフト量をレジスタに退避し、
    　前記取得部により取得された前記デバイス信号の値が予め指定された期間以上変化しない場合に、前記レジスタに退避した位相シフト量を前記デバイス信号に対する前記内部クロックの位相シフト量として再設定する
    　請求項１から７のいずれかに記載の試験装置。
  9. 　被試験デバイスを試験する試験装置であって、
    　前記被試験デバイスは、
    　当該被試験デバイスの内部クロックと入力端子を介して入力される受信信号に重畳されたクロックとの位相を比較する位相比較部と、
    　位相比較結果に基づいて、前記受信信号に対する前記内部クロックの位相シフト量を調整する調整部と、
    　前記受信信号に対して位相シフト量が調整された前記内部クロックに応じて前記受信信号を取得する取得部と、
    　を備えており、
    　当該試験装置は、
    　前記被試験デバイスを試験するための試験信号を前記被試験デバイスの前記入力端子に供給する試験信号供給部と、
    　前記試験信号にクロックが重畳されていない期間の少なくとも一部において、前記位相比較結果に基づく位相シフト量の変更を禁止する禁止信号を前記被試験デバイスに供給する禁止部と、
    　を備える試験装置。
  10. 　基準クロックと外部からの受信信号に重畳されたクロックとの位相を比較する位相比較部と、
    　位相比較の結果に基づいて、前記受信信号に対する前記基準クロックの位相シフト量を調整する調整部と、
    　前記受信信号に対して位相シフト量が調整された前記基準クロックに応じて前記受信信号を取得する取得部と、
    　前記受信信号にクロックが重畳されていない期間の少なくとも一部において、前記位相比較結果に基づく位相シフト量の変更を禁止する禁止部と、
    　を備える受信装置。
  11. 　前記受信信号を入力する端子から前記受信信号を受信しない期間において、当該端子を介して外部へと送信信号を送信する送信部を更に備え、
    　前記禁止部は、前記送信部が前記端子を介して外部へと前記送信信号を送信する期間において、前記位相比較結果に基づく位相シフト量の変更を禁止する
    　請求項１０に記載の受信装置。
  12. 　受信装置に対して信号を送信する送信装置であって、
    　前記受信装置は、
    　当該受信装置の基準クロックと入力端子を介して入力される受信信号に重畳されたクロックとの位相を比較する位相比較部と、
    　位相比較結果に基づいて、前記受信信号に対する前記基準クロックの位相シフト量を調整する調整部と、
    　前記受信信号に対して位相シフト量が調整された前記基準クロックに応じて前記受信信号を取得する取得部と、
    　を備えており、
    　当該送信装置は、
    　前記受信装置に対して送信する送信信号を前記受信装置の前記入力端子に供給する送信部と、
    　前記送信信号にクロックが重畳されていない期間の少なくとも一部において、前記位相比較結果に基づく位相シフト量の変更を禁止させる禁止部と、
    　を備える送信装置。
  13. 　被試験デバイスを試験する試験方法であって、
    　当該試験装置の内部クロックと前記被試験デバイスが出力するデバイス信号に重畳されたクロックとの位相を比較する位相比較段階と、
    　位相比較結果に基づいて、前記デバイス信号に対する前記内部クロックの位相シフト量を調整する調整段階と、
    　前記デバイス信号に対して位相シフト量が調整された前記内部クロックに応じて前記デバイス信号を取得する取得段階と、
    　前記デバイス信号にクロックが重畳されていない期間の少なくとも一部において、前記位相比較結果に基づく位相シフト量の変更を禁止する禁止段階と、
    　を備える試験方法。
  14. 　被試験デバイスを試験する試験方法であって、
    　前記被試験デバイスは、
    　当該被試験デバイスの内部クロックと入力端子を介して入力される受信信号に重畳されたクロックとの位相を比較する位相比較部と、
    　位相比較結果に基づいて、前記受信信号に対する前記内部クロックの位相シフト量を調整する調整部と、
    　前記受信信号に対して位相シフト量が調整された前記内部クロックに応じて前記受信信号を取得する取得部と、
    　を備えており、
    　当該試験方法は、
    　前記被試験デバイスを試験するための試験信号を前記被試験デバイスの前記入力端子に供給する試験信号供給段階と、
    　前記試験信号にクロックが重畳されていない期間の少なくとも一部において、前記位相比較結果に基づく位相シフト量の変更を禁止する禁止信号を前記被試験デバイスに供給する禁止段階と、
    　を備える試験方法。
  15. 　基準クロックと外部からの受信信号に重畳されたクロックとの位相を比較する位相比較段階と、
    　位相比較の結果に基づいて、前記受信信号に対する前記基準クロックの位相シフト量を調整する調整段階と、
    　前記受信信号に対して位相シフト量が調整された前記基準クロックに応じて前記受信信号を取得する取得段階と、
    　前記受信信号にクロックが重畳されていない期間の少なくとも一部において、前記位相比較結果に基づく位相シフト量の変更を禁止する禁止段階と、
    　を備える受信方法。
  16. 　受信装置に対して信号を送信する送信方法であって、
    　前記受信装置は、
    　当該受信装置の基準クロックと入力端子を介して入力される受信信号に重畳されたクロックとの位相を比較する位相比較部と、
    　位相比較結果に基づいて、前記受信信号に対する前記基準クロックの位相シフト量を調整する調整部と、
    　前記受信信号に対して位相シフト量が調整された前記基準クロックに応じて前記受信信号を取得する取得部と、
    　を備えており、
    　当該送信方法は、
    　前記受信装置に対して送信する送信信号を前記受信装置の前記入力端子に供給する送信段階と、
    　前記送信信号にクロックが重畳されていない期間の少なくとも一部において、前記位相比較結果に基づく位相シフト量の変更を禁止させる禁止段階と、
    　を備える送信方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120161800A1 (en) * 2010-07-12 2012-06-28 Advantest Corporation Measurement circuit and test apparatus
US20220321320A1 (en) * 2021-03-31 2022-10-06 Realtek Semiconductor Corp. Linearity test system, linearity signal providing device, and linearity test method

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5537192B2 (ja) * 2010-03-04 2014-07-02 スパンション エルエルシー 受信装置及びゲイン設定方法
JP2012247318A (ja) * 2011-05-27 2012-12-13 Advantest Corp 試験装置および試験方法
US9203391B2 (en) 2014-04-22 2015-12-01 Qualcomm Incorporated Pulse-width modulation data decoder
TWI806539B (zh) * 2022-04-08 2023-06-21 瑞昱半導體股份有限公司 測試系統以及測試方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS581574B2 (ja) * 1978-04-26 1983-01-12 富士通株式会社 多重無線中継装置
JPS61121547A (ja) * 1984-11-16 1986-06-09 Sony Corp スペクトラム拡散信号受信装置
JPH01241247A (ja) * 1988-03-23 1989-09-26 Oki Electric Ind Co Ltd デジタル信号検出回路
JPH0627217A (ja) * 1992-07-08 1994-02-04 Japan Radio Co Ltd Ｇｐｓ受信機
JP2005077274A (ja) * 2003-09-01 2005-03-24 Toshiba Corp 半導体集積回路装置及びそのテスト方法
JP2005285160A (ja) * 2004-03-26 2005-10-13 Advantest Corp 試験装置及び試験方法
JP2008028628A (ja) * 2006-07-20 2008-02-07 Advantest Corp 電気回路および試験装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2015278B (en) * 1978-02-25 1982-09-15 Fujitsu Ltd Straight-through-repeater
GB2348327B (en) * 1999-02-18 2003-02-19 Sgs Thomson Microelectronics Clock skew removal appartus
JP4157144B2 (ja) * 2005-05-09 2008-09-24 株式会社アドバンテスト 試験装置、試験方法、および半導体デバイス
KR100822241B1 (ko) 2005-08-24 2008-04-17 엔이씨 일렉트로닉스 가부시키가이샤 인터페이스 회로 및 반도체 장치
WO2008020555A1 (fr) * 2006-08-14 2008-02-21 Advantest Corporation Dispositif de test et procédé de test

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS581574B2 (ja) * 1978-04-26 1983-01-12 富士通株式会社 多重無線中継装置
JPS61121547A (ja) * 1984-11-16 1986-06-09 Sony Corp スペクトラム拡散信号受信装置
JPH01241247A (ja) * 1988-03-23 1989-09-26 Oki Electric Ind Co Ltd デジタル信号検出回路
JPH0627217A (ja) * 1992-07-08 1994-02-04 Japan Radio Co Ltd Ｇｐｓ受信機
JP2005077274A (ja) * 2003-09-01 2005-03-24 Toshiba Corp 半導体集積回路装置及びそのテスト方法
JP2005285160A (ja) * 2004-03-26 2005-10-13 Advantest Corp 試験装置及び試験方法
JP2008028628A (ja) * 2006-07-20 2008-02-07 Advantest Corp 電気回路および試験装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120161800A1 (en) * 2010-07-12 2012-06-28 Advantest Corporation Measurement circuit and test apparatus
US9151801B2 (en) * 2010-07-12 2015-10-06 Advantest Corporation Measurement circuit and test apparatus
US20220321320A1 (en) * 2021-03-31 2022-10-06 Realtek Semiconductor Corp. Linearity test system, linearity signal providing device, and linearity test method

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