TWI402514B - 對被測試元件進行測試的測試裝置、該測試裝置用的傳送裝置與接收裝置以及使用於該測試裝置的測試方法、傳送方法和接收方法 - Google Patents

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Description

對被測試元件進行測試的測試裝置、該測試裝置用的傳送裝置與接收裝置以及使用於該測試裝置的測試方法、傳送方法和接收方法
本發明是有關於一種測試裝置、傳送裝置、接收裝置、測試方法、傳送方法以及接收方法。
專利文獻1揭示了一種對用來輸出”嵌入有時脈(clock)的信號”的被測試元件進行測試的測試裝置。本測試裝置包括：鎖相迴路(Phase Lock Loop，PLL)電路，輸出將所賦予的基準時脈的頻率增加規定倍而成的頻率、以及自所賦予的基準時脈的相位起延遲所賦予的延遲量而成的相位的再生時脈；以及CDR(Clock Data Recovery)電路(時脈資料回復電路的簡稱)，具有對嵌入於來自被測試元件的資料信號中的時脈及再生時脈的相位差進行檢測的相位比較器，並根據相位差來對賦予至PLL電路的延遲量進行控制，本測試裝置根據再生時脈而取得輸出信號(參照段落0017、0023、以及0024)。
專利文獻1：日本專利特開2008-28628號公報
對再生時脈及來自元件的資料信號的相位進行比較的相位比較器，一般是將再生時脈較來自被測試元件的資料信號快的狀態、或較該資料信號慢的狀態中的任一個狀態予以輸出。有時當被測試元件輸出長期不變化的短脈衝串信號(burst signal)時，此種相位比較器會長期地輸出進相狀態或遲相狀態中的一種狀態。於該情形時，在被測試元件將短脈衝串信號輸出的期間，再生時脈的相位單向地變快或變慢，因此，再生時脈會偏離相對於被測試元件的鎖相狀態。
若在此種狀態下，使資料信號再次自被測試元件輸出並重新開始測試，則由於再生時脈對於資料信號並未鎖定，因此，測試裝置無法正確地獲取資料信號。因此，測試裝置必須等待直至再生時脈相對於資料信號被鎖定為止，從而導致測試時間變長。
以上所示的問題亦會產生在如下的兩種情形中，一種情形是將嵌入有時脈的信號自測試裝置供給至被測試元件的情形，另一種情形是在不限於測試裝置的2個或2個以上的裝置之間收發時脈嵌入信號(clock embedded signal)的情形。
因此，本發明的目的在於提供一種可解決上述問題的測試裝置、傳送裝置、接收裝置、測試方法、傳送方法以及接收方法。該目的是藉由申請專利範圍中的獨立項所揭示的特徵的組合來實現。又，依附項規定本發明的更有利的具體例。
本發明的第1形態提供一種測試裝置以及與該測試裝置相關聯的測試方法，該測試裝置是對被測試元件進行測試的測試裝置，包括：相位比較部，對該測試裝置內產生的內部時脈與重疊於上述被測試元件所輸出的元件信號的時脈的相位進行比較；調整部，基於相位比較結果來對相對於上述元件信號的上述內部時脈的相移量進行調整；取得部，根據相移量相對於上述元件信號而經調整的上述內部時脈，來取得上述元件信號；以及禁止部，於時脈並未重疊於上述元件信號的期間的至少一部分中，禁止基於上述相位比較結果來對相移量進行變更。
本發明的第2形態提供一種測試裝置以及與該測試裝置相關聯的測試方法，該測試裝置是對被測試元件進行測試的測試裝置，上述被測試元件包括：相位比較部，對該被測試元件的內部時脈與重疊於經由輸入端子而輸入的接收信號的時脈的相位進行比較；調整部，基於相位比較結果來對相對於上述接收信號的上述內部時脈的相移量進行調整；以及取得部，根據相移量相對於上述接收信號而經調整的上述內部時脈，來取得上述接收信號，該測試裝置包括：測試信號供給部，將用以對上述被測試元件進行測試的測試信號供給至上述被測試元件的上述輸入端子；以及禁止部，於時脈並未重疊於上述測試信號的期間的至少一部分中，將禁止信號供給至上述被測試元件，該禁止信號是禁止基於上述相位比較結果來對相移量進行變更的信號。
本發明的第3形態提供一種接收裝置以及與該接收裝置相關聯的接收方法，該接收裝置包括：相位比較部，對基準時脈與重疊於來自外部的接收信號的時脈的相位進行比較；調整部，基於相位比較的結果來對相對於上述接收信號的上述基準時脈的相移量進行調整；取得部，根據相移量相對於上述接收信號而經調整的上述基準時脈，來取得上述接收信號；以及禁止部，於時脈並未重疊於上述接收信號的期間的至少一部分中，禁止基於上述相位比較結果來對相移量進行變更。
本發明的第4形態提供一種傳送裝置，該傳送裝置是將信號傳送至接收裝置的傳送裝置，上述接收裝置包括：相位比較部，對該接收裝置的基準時脈與重疊於經由輸入端子而輸入的接收信號的時脈的相位進行比較；調整部，基於相位比較結果來對相對於上述接收信號的上述基準時脈的相移量進行調整；以及取得部，根據相移量相對於上述接收信號而經調整的上述基準時脈，來取得上述接收信號，該傳送裝置包括：傳送部，將對上述接收裝置傳送的傳送信號供給至上述接收裝置的上述輸入端子；以及禁止部，於時脈並未重疊於上述傳送信號的期間的至少一部分中，禁止基於上述相位比較結果來對相移量進行變更。
再者，上述的發明概要並未列舉出本發明的所有的必要特徵，這些的特徵群的次組合(sub-combination)亦可成為發明。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下，透過發明的實施形態來對本發明進行說明，但以下的實施形態並不限定申請專利範圍的發明，而且，實施形態中所說明的特徵的所有組合未必是發明的解決手段所必須者。
圖1一併表示本實施形態的測試裝置10的構成與DUT100(被測試元件或Device Under Test的簡稱)。測試裝置10在對用來輸出重疊有時脈的元件信號的DUT100進行測試的過程中，使測試裝置10內產生的內部時脈鎖相於自元件信號中抽出的時脈。而且，在元件信號中尚未重疊著時脈的期間，測試裝置10禁止內部時脈的相位的變更。藉此，測試裝置10在接收短脈衝串信號來作為元件信號的期間，可維持先前的鎖定狀態下的內部時脈的相位。因此，當將資料信號再次自DUT100輸出時，測試裝置10可使用先前的鎖定狀態下的內部時脈的相位來接收資料信號。
測試裝置10包括：對DUT100進行測試的測試裝置本體105、以及對測試裝置本體105的對於DUT100的測試進行控制的控制裝置110。測試裝置本體105包括：測試部122，執行用以對DUT100進行測試的測試序列(sequence)，將對應於測試序列而產生的測試信號供給至DUT100；以及判定部124，接收對應於測試信號而由DUT100輸出的元件信號，對該元件信號進行檢查，並對DUT100的優劣進行判定。
測試部122包括頻率倍增部145、時序(timing)產生部125、圖案(pattern)產生部130、以及波形成形部135。頻率倍增部145將測試裝置10的基準時脈REFCLK倍增，然後輸出倍增時脈REFCLKM。頻率倍增部145可輸出被轉換成與DUT100所輸出的元件信號相同頻率的倍增時脈REFCLKM，取而代之，亦可輸出與元件信號不同頻率的倍增時脈REFCLKM，藉由時序產生部125來將上述倍增時脈REFCLKM的頻率轉換成與元件信號相同的頻率。此處，基準時脈REFCLK可為使測試裝置本體105整體進行動作的系統時脈，亦可為用以在與DUT100之間收發信號的參照時脈。又，亦可根據基準時脈REFCLK的頻率與重疊於元件信號的時脈的頻率之間的關係，採用不包括頻率倍增部145的構成或使用分頻器(frequency divider)來代替頻率倍增部145的構成。
時序產生部125接收基準時脈REFCLK及經頻率倍增部145倍增的倍增時脈REFCLKM，產生對變化時序進行規定的時序信號，該變化時序是表示對DUT100進行測試的測試週期的週期信號(亦稱為RATE信號)及供給至DUT100的測試信號的變化時序。又，時序產生部125對基準時脈REFCLK及/或倍增時脈REFCLKM的頻率及/或相位進行變更，產生頻率被調整得與元件信號大致相同的選通信號(strobe signal)STRB，該選通信號(strobe signal)STRB是成為用於供判定部124取得元件信號的位移時脈SFTCLK的基準的時脈。該選通信號STRB是測試裝置10內產生的內部時脈的一例。作為一例，時序產生部125亦可以使所產生的選通信號STRB的頻率與元件信號的頻率相同的方式，將倍增時脈REFCLKM所具有的時脈脈衝(pulse)的間隔拉長，將時脈脈衝的間隔調整為等間隔而產生選通信號STRB。又，時序產生部125亦可對基準時脈REFCLK或倍增時脈REFCLKM、與藉由電壓控制振盪器(Voltage Controlled Oscillator，VCO)等來進行振盪而成的選通信號STRB中的至少一個信號進行分頻等，使頻率相同之後，對VCO的振盪頻率進行控制並調整相位，以使基於選通信號STRB的時脈的相位，相對於基於基準時脈REFCLK或倍增時脈REFCLKM的時脈而被鎖定。
圖案產生部130在與自時序產生部125接收的週期信號相對應的每個測試週期中，執行基於自控制裝置110供給的測試程式(program)的測試序列中的測試指令，將與各測試指令相對應的測試圖案輸出至波形成形部135。又，圖案產生部130將與各測試指令相對應的預期值圖案輸出至預期值比較部170。波形成形部135以使自圖案產生部130接收的測試圖案，以與自時序產生部125接收的時序信號相對應的時序產生變化的方式而形成波形，從而產生測試信號。接著，波形成形部135將所產生的測試信號供給至DUT100。
再者，將測試信號供給至DUT100的測試部122的構成除了可採用以上所例示的構成之外，還可採用多種多樣的構成。例如，圖案產生部130除了可為基於測試程式來產生測試圖案的序列圖案產生器之外，亦可為基於在測試之前所設定的演算法(algorithm)來產生測試圖案的演算法(algorithmic)圖案產生器。又，為了使成為測試對象的元件信號自DUT100輸出，測試部122可將與實際動作相同的測試信號供給至DUT100，取而代之，亦可使用測試用的掃描路徑(scan path)等來對DUT100進行設定，使作為測試對象的元件信號輸出。又，測試部122可對應於DUT100的種類來供給數位測試信號或類比(analog)測試信號。
判定部124包括比較器(comparator)140、位移時脈產生部150、取得部155、分頻部160、DEMUX165、以及預期值比較部170。比較器140接收DUT100所輸出的元件信號，並轉換為在判定部124的內部使用的信號波形。本實施形態中，比較器140對元件信號與對應於邏輯值的臨限(threshold)值電壓進行比較，輸出與比較結果相對應的邏輯值。
位移時脈產生部150根據經由比較器140而接收的元件信號，對控制裝置110所產生的選通信號STRB的相位進行調整，產生相移量相對於元件信號而經調整的內部時脈即位移時脈SFTCLK。位移時脈產生部150將所產生的位移時脈SFTCLK輸出至取得部155及分頻部160。又，位移時脈產生部150根據來自控制裝置110及圖案產生部130的指示、或自DEMUX165接收的元件信號的觀測結果，來決定允許或禁止進行相位調整。
取得部155例如是FF(正反器(flip flop)的簡稱)，根據位移時脈SFTCLK來取得元件信號。分頻部160對位移時脈SFTCLK進行分頻，將分頻位移時脈SFTCLKD供給至位移時脈產生部150及DEMUX165。
DEMUX165(解多工器(demultiplexer)的簡稱)根據分頻位移時脈SFTCLKD來對取得部155所取得的元件信號進行解多工，將經解多工的元件信號輸出至位移時脈產生部150及預期值比較部170。作為一例，分頻部160可對位移時脈SFTCLK進行分頻，將與週期信號RATE或基準時脈REFCLK相同頻率的分頻位移時脈SFTCLKD輸出。DEMUX165使取得部155在與位移時脈SFTCLK同步時依序獲取的元件信號平行化，將該元件信號轉換成與分頻位移時脈SFTCLKD同步的多位元(bit)的元件信號。例如於分頻比為1：8的情形時，DEMUX165將取得部155所獲取的連續的8位元的元件信號分配成8位元寬度的資料的各位元，並轉換成頻率為1/8即8位元資料的元件信號。
預期值比較部170自DEMUX165接收經解多工的元件信號，並將該元件信號與自圖案產生部130供給的預期值圖案所對應的預期值作比較。藉此，預期值比較部170可將取得部155所取得的來自DUT100的元件信號的值與預期值作比較。預期值比較部170可將元件信號的值與預期值的比較結果記憶於失效記憶體(fail memory)或暫存器(register)等的記憶裝置。控制裝置110在測試過程中或測試結束後，對該記憶裝置進行存取(access)，藉此，可檢測出是否產生了失效，並將該情況通知測試裝置10的用戶(user)。又，測試裝置10亦可根據是否產生了失效來變更將要執行的測試序列。
控制裝置110對測試裝置本體105的各部分進行控制。控制裝置110對測試裝置本體105內的頻率倍增部145、時序產生部125、圖案產生部130、波形成形部135、比較器140、位移時脈產生部150、DEMUX165、以及預期值比較部170等的各部分中所設置的暫存器或記憶體進行存取，以對各部的功能及動作進行設定。作為一例，控制裝置110可於頻率倍增部145中，對相對於基準時脈REFCLK倍增而成的倍增時脈REFCLKM的倍率進行設定；可於時序產生部125中，對倍增時脈REFCLKM與選通信號STRB的頻率比率進行設定；亦可於位移時脈產生部150中，對是否禁止相位調整進行設定。又，控制裝置110可於分頻部160中，對相對於位移時脈SFTCLK的分頻位移時脈SFTCLKD的分頻比進行設定，亦可於DEMUX165中，對將自取得部155接收的元件信號解多工成何種位元進行設定。
圖2表示本實施形態的位移時脈產生部150的構成。位移時脈產生部150包括時脈再生部200、相位比較部210、數位濾波器(digital filter)220、暫存器225、抖動(jitter)施加部230、加法器240、相移部250、以及相位調整控制部260。
時脈再生部200根據DUT100所輸出的元件信號，將該元件信號的時脈再生。具體而言，時脈再生部200輸出再生時脈RCLK，該再生時脈RCLK具有與元件信號的邏輯值發生變化時的邊緣(edge)時序相對應的邊緣。作為一例，時脈再生部200取得元件信號與使該元件信號延遲規定時間的延遲元件信號的互斥或(或反互斥或)，藉此，可產生具有與元件信號相同的邊緣且具有規定的時間的脈衝寬度的再生時脈RCLK。
相位比較部210對選通信號STRB與已將重疊於元件信號的時脈抽出的再生時脈RCLK的相位進行比較。接著，相位比較部210將遲相信號L(Late信號)或進相信號E(Early信號)作為相位比較結果而輸出，該遲相信號L是表示選通信號STRB的邊緣較已將重疊於元件信號的時脈抽出的再生時脈RCLK的邊緣慢，該進相信號E是表示上述選通信號STRB的邊緣較上述再生時脈RCLK的邊緣快。
此處，相位比較部210可為相位頻率比較器(PFD：Phase Frequency Detector)，亦可為相位比較器(PD：Phase Detector)。又，進相信號E及遲相信號L可為具有與進相狀態或遲相狀態相對應的脈衝寬度的脈寬調變數位信號等，而且，亦可為具有與進相狀態或遲相狀態相對應的邏輯值的1位元的信號。
數位濾波器220、暫存器225、抖動施加部230、加法器240、以及相移部250是作為調整部而發揮功能，該調整部基於相位比較部210的相位比較結果，來對相對於元件信號的選通信號STRB的相移量進行調整。數位濾波器220根據依序輸入的進相信號E及遲相信號L，將對相移部250進行控制的相位控制信號供給至相移部250，藉此來對相移部250的相移量進行控制。更具體而言，數位濾波器220在相位調整控制部260並未禁止對相移量進行變更的條件下，當接收進相信號E來作為相位比較結果時使相移量增加，在接收遲相信號L來作為相位比較結果時使相移量減少。又，數位濾波器220在相位調整控制部260禁止對相移量進行變更的條件下，不對調整部的相移量進行變更。
作為一例，數位濾波器220可對進相信號E及遲相信號L進行積分，將積分值作為相位控制信號而輸出。例如，數位濾波器220可具有計數器(counter)，該計數器於並未禁止對相移量進行變更的情形時，在接收進相信號E的週期(cycle)中累增(count up)，在接收遲相信號L的週期中遞減(count down)。而且，數位濾波器220可將基於計數值的相位控制信號輸出，亦即，可將例如自計數值的上位算起的規定位元部分作為相位控制信號而輸出。此外，數位濾波器220亦可為無限脈衝響應濾波器(IIR(Infinite Impulse Response)濾波器)或有限脈衝響應濾波器(FIR(Finite Impulse Response)濾波器)。
暫存器225成為由數位濾波器220所指定的儲存選通信號STRB的相移量的儲存目的地。作為一例，暫存器225根據自相位調整控制部260朝數位濾波器220發出的指示，自數位濾波器220接收數位濾波器220內的計數器的計數值，並記憶該計數值。數位濾波器220將儲存於暫存器225的計數值恢復至數位濾波器220內的計數器，藉此，可將已儲存的相移量恢復。
當對DUT100所輸出的元件信號進行抖動耐性測試時，抖動施加部230產生應重疊於位移時脈SFTCLK的抖動信號，並經由加法器240來將該抖動信號與數位濾波器220所輸出的相位控制信號相加。藉此，抖動施加部230及加法器240使數位濾波器220所輸出的相位控制信號的值對應於應重疊的抖動信號的值而變化，並供給至相移部250。
相移部250例如為可變延遲電路，該相移部250自加法器240接收根據需要而施加有抖動的相位控制信號，使選通信號STRB延遲與該相位控制信號相對應的延遲量。藉此，相移部250使選通信號STRB的相位相對於元件信號的相位而移動由相位控制信號所指定的相移量，然後作為位移時脈SFTCLK而輸出。如上所述，當選通信號STRB較再生時脈RCLK快時，數位濾波器220使相移量增加，因此，相移部250使位移時脈SFTCLK的相位更慢以將相位對準。又，當選通信號STRB較再生時脈RCLK慢時，數位濾波器220使相移量減少，因此，相移部250使位移時脈SFTCLK的相位更快以將相位對準。
相位調整控制部260進行控制，以允許或禁止對數位濾波器220的相移量進行變更。相位調整控制部260作為禁止部而發揮功能，該禁止部在時脈並未重疊於元件信號的期間的至少一部分中，禁止基於相位比較結果來對相移量進行變更。
圖3表示本實施形態的相位調整控制部260的構成。相位調整控制部260包括檢測部300、邏輯和電路310、FF320、緩衝器(buffer)325、FF330、以及邏輯電路(logic circuit)340，該相位調整控制部260基於來自控制裝置110的控制、來自圖案產生部130的控制或預期值，或者基於檢測部300對元件信號的變化進行測量所得的結果，來對是否允許相移部250變更相移量進行控制。
檢測部300經由DEMUX165來接收取得部155所取得的元件信號，當該元件信號的值在大於等於預先指定的期間的時間內未變化時，檢測部300檢測出該情況，將禁止數位濾波器220對相移量進行變更的禁止信號A(本圖中為邏輯值H的信號)輸出至邏輯和(OR)電路310。藉此，檢測部300禁止數位濾波器220基於相位比較結果來對相移量進行變更。作為一例，檢測部300可包括：連串長度(run length)測定電路，對元件信號的值不變或元件信號不具有時脈邊緣的周期數(或位元數)進行測量；以及判定電路，當上述連串長度測定電路所測定的不變周期數(或不變位元數)大於預先指定的值時，將檢測信號輸出至邏輯和電路310。
此外，當預先指定的期間中的元件信號的值變化或元件信號具有時脈邊緣的頻率小於等於預先指定的臨限值時，檢測部300亦可將禁止信號A輸出至邏輯和電路310。藉此，元件信號中所含的時脈脈衝的頻率降低至無法維持鎖相狀態的程度，檢測部300可據此來禁止相移量的變更。
又，檢測部300檢測出取得部155所取得的元件信號的值未變化，據此，將儲存信號輸出至數位濾波器220，該儲存信號指示將在檢測出輸出元件信號的值未變化之前經調整的相移量儲存至暫存器225。檢測部300可對自元件信號變化且具有時脈邊緣的週期，朝元件信號無變化且不具有時脈邊緣的週期的切換進行檢測，並指示數位濾波器220對相移量進行儲存。此外，當在比作為禁止信號A的輸出條件的期間更短的期間中，檢測出元件信號的值未變化時，檢測部300可指示將相移量儲存至數位濾波器220。而且，當取得部155所取得的元件信號的值在大於等於預先指定的期間的時間內未變化時，檢測部300將恢復信號輸出至數位濾波器220，該恢復信號指示將儲存於暫存器225的相移量作為相對於元件信號的基準時脈的相移量而再次設定於數位濾波器220。
以上，控制裝置110亦可在測試執行之前或測試中，於用以將禁止信號A輸出的期間，基於用戶的指定來對不變周期數的臨限值或變化周期數的臨限值進行設定，及/或對用於將儲存信號輸出的期間等的各種參數(parameter)中的至少一個進行設定。又，圖案產生部130亦可基於執行測試序列執行過程中的測試指令或測試圖案的指定，來對上述各種參數中的至少一個進行設定。
邏輯和電路310取得來自檢測部300的禁止信號A、自控制裝置110接收的禁止信號B、自圖案產生部130接收的禁止信號C的邏輯和，將禁止信號D輸出。此處，為了在測試與測試之間的期間或與用戶的指定相對應的期間中，禁止數位濾波器220中的相移量的變更，控制裝置110將禁止信號B(邏輯值H的信號)輸出。又，為了在測試序列中的禁止相移量的變更的期間中，禁止藉由數位濾波器220來對相移量進行變更，圖案產生部130將禁止信號C(邏輯值H的信號)輸出。藉此，用戶利用測試指令或測試圖案來明確地進行指定，由此，例如在測試中，於自DUT100輸出未重疊有時脈的元件信號的期間，可禁止相移量的變更。
邏輯和電路310將已取得禁止信號A、禁止信號B、以及禁止信號C的邏輯和的禁止信號D輸出，藉此，當檢測部300、控制裝置110、或圖案產生部130中的任一個已禁止相移量的變更時，禁止數位濾波器220基於相位比較結果來對相移量進行變更。
取而代之或除此以外，相位調整控制部260亦可基於圖案產生部130所產生的預期值，來判斷是否禁止數位濾波器220對相移量進行變更。更具體而言，亦可當預期值在大於等於預先指定的期間的時間內未變化時，或當不管預期值在大於等於預先指定的期間的時間內是否變化時，即，允許任意的值來作為元件信號時，與檢測部300同樣地，相位調整控制部260檢測出該情況，將禁止信號輸出至邏輯和電路310。
設置了FF320、緩衝器325、FF330、以及邏輯電路340，以使禁止信號D與分頻位移時脈SFTCLKD同步並供給至數位濾波器220。FF320以分頻位移時脈SFTCLKD的時序來取得禁止信號D。緩衝器325使分頻位移時脈SFTCLKD延遲充分小於1個週期的時間。FF330以經緩衝器325延遲的分頻位移時脈SFTCLKD的時序，取得由FF320所取得的禁止信號D。藉此，當使與測試裝置內的基準時脈REFCLK或選通信號STRB同步變化的禁止信號D與分頻位移時脈SFTCLKD同步時，FF320及FF330可防止由突波(glitch)引起的誤動作。
邏輯電路340取得禁止信號D的否定(NOT)及分頻位移時脈SFTCLKD的邏輯積(AND)，並供給至數位濾波器220。藉此，邏輯電路340在允許相移量的變更時使分頻位移時脈SFTCLKD通過，在禁止相移量的變更時屏蔽(mask)該分頻位移時脈SFTCLKD而使其無法通過。結果，相位調整控制部260可藉由使數位濾波器220的時脈動作停止來禁止相移量的變更。
根據以上所示的測試裝置10，於時脈並未重疊於DUT100所輸出的元件輸出信號的期間的至少一部分中，禁止數位濾波器220基於相位比較部210的相位比較結果，利用相移部250來對相移量進行變更。藉此，測試裝置10可防止在未重疊有時脈的期間，因相移量的偏差而偏離鎖相狀態。
圖4表示本實施形態的測試裝置10的動作時序的一例。在本例中，DUT100將重疊有時脈的資料信號400作為元件信號而輸出之後，將值在某期間內未變化且未重疊有時脈的短脈衝串(burst)信號410輸出。接著，DUT100在將短脈衝串信號410輸出之後，再次輸出重疊有時脈的資料信號420。
相位比較部210對自資料信號400抽出的再生時脈RCLK與選通信號STRB的相位進行比較，並基於相位比較結果來對位移時脈SFTCLK的相位進行調整。藉此，位移時脈SFTCLK成為相位相對於元件信號而被鎖定的狀態。該狀態是由圖中CDR鎖定狀態430的影線(hatching)來表示。
當相位調整控制部260不禁止相移量的變更時，數位濾波器220變成表示為圖中的CDR鎖定狀態430、CDR鎖定偏離狀態440、以及CDR鎖定狀態450的動作狀態。當自DUT100輸出短脈衝串信號410時，時脈再生部200無法將時脈自元件信號中抽出，相位比較部210無法對再生時脈RCLK及選通信號STRB的相位進行比較。於該情形時，根據相位比較部210的種類，持續地輸出進相信號及遲相信號中任一個信號。作為此種相位比較部210的一例，可列舉如下的相位頻率比較器，該相位頻率比較器包括：在再生時脈的邊緣輸出邏輯H來作為獲取遲相信號的FF、在選通信號STRB的邊緣輸出邏輯H來作為獲取進相信號的FF、以及當上述兩個FF的輸出均為邏輯H時將兩個FF重置(reset)為邏輯L的電路。
當相位比較部210持續地將進相信號及遲相信號中任一個信號輸出時，數位濾波器220在未禁止相移量的變更的情形下，如圖中的CDR鎖定狀態430所示，根據相位比較結果來使相移量單向地位移，逐步朝偏離鎖相狀態的CDR鎖定偏離狀態440轉變。然後，當自DUT100輸出資料信號420時，相位比較部210可再次對再生時脈RCLK及選通信號STRB的相位進行比較。結果，數位濾波器220使動作狀態逐步自偏離鎖相狀態的CDR鎖定偏離狀態440朝取得鎖相狀態的CDR鎖定狀態430轉變。
如此，當相位調整控制部260不禁止相移量的變更時，在DUT100輸出短脈衝串信號410期間，相移量單向地變化，當再次由DUT100輸出資料信號420之後的短時間內，成為偏離鎖相的狀態。因此，在DUT100開始輸出資料信號之後的短時間內無法進行測試，從而導致測試時間變長。
相對於以上的內容，當禁止相移量的變更時，成為如下所示的動作。作為一例，圖案產生部130在DUT100輸出資料信號400期間，將禁止信號C設為邏輯L，使數位濾波器220成為CDR動作模式(mode)460。藉此，圖案產生部130允許數位濾波器220藉由追蹤元件信號地變更相移量來維持鎖相狀態，從而該數位濾波器220成為CDR鎖定狀態475。接著，在DUT100結束資料信號400的輸出並開始輸出短脈衝串信號410的時序時，圖案產生部130將禁止信號C設為邏輯H。由此，數位濾波器220自CDR動作模式460朝CDR停止模式465轉變，並成為CDR功能停止狀態480，該CDR功能停止狀態480使相移量維持著接收禁止信號C之前的值。然後，當DUT100開始輸出資料信號420時，圖案產生部130再次將禁止信號C設為邏輯L，將數位濾波器220設為CDR鎖定狀態485，並允許所維持的相移量的變更。
藉由以上的動作，數位濾波器220在相位無法對準的期間中，可保持之前的鎖相狀態的相移量。因此，若在DUT100輸出短脈衝串信號410的期間中，測試裝置10及DUT100的時脈之間未產生較大的相位偏差，則測試裝置10可在資料信號420的輸出開始時點或輸出開始後的比較短的時間之後，恢復為鎖相狀態。
再者，以上表示了如下的示例，即，在大致與元件信號自資料信號切換為短脈衝串信號的相同時序(timing)，對禁止信號C進行切換。然而亦會存在如下的情況，即，自元件信號從資料信號切換為短脈衝串信號起，直至禁止相移量的變更為止需要一些時間。例如，檢測部300當檢測出取得部155所取得的元件信號的值在大於等於預先指定的期間的時間內未變化時，將禁止信號A設為邏輯H。於該情形時，在資料信號400之後，開始輸出短脈衝串信號410作為元件信號，然後，在至少已指定的期間中，對相移量進行變更。
因此，於此種情形時，數位濾波器220亦可將預先指定的期間中的相移量的變更部分取消(cancel)。亦即，例如，當元件信號自資料信號400切換為短脈衝串信號410時，數位濾波器220自檢測部300接收儲存信號，將數位濾波器220內的相移量儲存至暫存器225。接著，當取得部155所取得的元件信號的值在大於等於預先指定的期間的時間內未變化時，數位濾波器220自檢測部300接收恢復信號，再次將儲存於暫存器225的相移量設定為相對於元件信號的基準時脈的相移量。
此外，當元件信號的值在大於等於預先指定的期間的時間內未變化時，數位濾波器220亦可相對於該期間中使相移量持續減少的相位比較部210，來使相移量增加與該期間的長度相對應的頻率，並相對於該期間中使相移量持續增加的相位比較部210，來使相移量減少與該期間的長度相對應的頻率。該相移量的增減量是取決於所指定的期間的長度，因此，數位濾波器220亦可預先將該增減量記憶為常數。藉此，數位濾波器220可將該期間中的相移量的變更部分取消。
圖5表示本實施形態的第1變形例的判定部124的主要部分的構成。本變形例的判定部124是藉由與圖1至圖4不同的方式，根據重疊於元件信號的時脈來對位移時脈的相位進行調整。在圖5中，標記著與圖1至圖4相同的符號的構件具有與圖1至圖4相同的功能及構成，因此，以下僅對不同點進行說明。
本變形例的判定部124包括比較器140、PLL部500(Phase Locked Loop的簡稱)、可變延遲電路540、CDR電路550、相位調整控制部260、以及取得部155。PLL部500將位移時脈SFTCLK輸出，該位移時脈SFTCLK與選通信號STRB同步，且具有與自CDR電路550對選通信號STRB輸入的延遲量相當的相位差。
PLL部500包括相位比較部505、加法器510、LPF515(低通濾波器(Low Pass filter)的簡稱)、VCO520(電壓控制振盪器的縮寫)、分頻器525、以及分頻器530。相位比較部505對自分頻器530輸出的將位移時脈SFTCLK分頻為選通信號STRB的頻率的時脈、與選通信號STRB的相位差進行檢測，接著輸出表示相位差的相位差信號。加法器510將自CDR電路550接收的延遲量與來自相位比較部505的相位差信號相加。LPF515對相加有來自CDR電路550的延遲量的相位差信號中的大於等於規定頻率的高頻成分進行限制，或使該高頻成分衰減，使未達規定頻率的低頻成分通過。
VCO520以通過LPF515的與相位差信號的電壓相對應的頻率而發生振盪，並將振盪時脈輸出。分頻器525對振盪時脈進行例如1/N1的分頻，藉此來分頻為與重疊於元件信號的時脈相對應的頻率，並供給至取得部155、分頻器530、以及可變延遲電路540。分頻器530對位移時脈SFTCLK進行例如1/N2的分頻，藉此來分頻為選通信號STRB的頻率。
可變延遲電路540使位移時脈SFTCLK延遲與元件信號的約半個週期相對應的時間。CDR電路550對供給至PLL部500內的加法器510的延遲量進行控制，以使經可變延遲電路540延遲的位移時脈SFTCLK、與重合於元件信號的時脈之間的相位差減小。藉此，CDR電路550對供給至取得部155的位移時脈SFTCLK的相位進行調整，以使該相位處在重疊於元件信號的時脈的各變化點彼此間的大致中間。
CDR電路550包括相位比較部210、數位濾波器220、暫存器225、偏移(offset)延遲量記憶部570、加法器575、以及數位類比(Digital Analog，DA)轉換部580。偏移延遲量記憶部570記憶由控制裝置110等所設定的偏移延遲量。測試裝置10的用戶指定該偏移延遲量，藉此，可根據測試內容來對相對於元件信號的位移時脈SFTCLK的相位進行變更。
加法器575將數位濾波器220所輸出的相移量、與來自偏移延遲量記憶部570的偏移延遲量相加，計算出應使位移時脈SFTCLK相對於選通信號STRB延遲的延遲量。DA轉換部580將加法器575所輸出的數位延遲量轉換為類比延遲量，並供給至PLL部500內的加法器510。
根據以上所示的判定部124，可使用位移時脈SFTCLK來取得元件信號，該位移時脈SFTCLK與選通信號STRB同步，且相對於選通信號STRB而具有規定的相位差。又，相位調整控制部260在時脈並未重疊於元件信號的期間的至少一部分中，可禁止藉由數位濾波器220來對相移量進行變更。
圖6一併表示本實施形態的第2變形例的測試裝置10的構成與DUT100。在圖6中，標記著與圖1至圖5相同的符號的構件具有與圖1至圖5相同的功能及構成，因此，以下僅對不同點進行說明。在本變形例中，DUT100具有經由輸入端子來接收重疊有時脈的信號的功能。在時脈並未重疊於供給至DUT100的該輸入端子的測試信號的期間的至少一部分中，測試裝置10禁止DUT100內的相位調整，藉此來維持測試裝置10及DUT100之間的鎖相狀態。
DUT100包括內部電路602、輸出IF電路622(輸出介面電路的簡稱)、相位調整控制部660、以及輸入IF電路624(輸入介面電路的簡稱)。內部電路602是根據DUT100的使用目的而經設計的電路，該內部電路602對應於經由輸入IF電路624等接收的來自外部的接收信號及內部電路602的內部狀態來動作，並根據需要，將傳送信號經由輸出IF電路622等而傳送至外部。輸出IF電路622受到內部電路602的控制，並作為傳送裝置而發揮功能。輸出IF電路622接收DUT100內部的基準時脈REFCLK及傳送資料SDATA，並將該基準時脈REFCLK及該傳送資料SDATA作為傳送信號而傳送至外部。在本例中，輸出IF電路622使該傳送資料SDATA串列化，以傳送出傳送信號，其重疊著基準時脈REFCLK或重疊著對基準時脈REFCLK倍增而成的倍增時脈REFCLKM。
相位調整控制部660基於DUT100內的基準時脈REFCLK來進行動作。在倍增時脈REFCLKM並未重疊於輸出IF電路622所傳送的傳送信號的期間的至少一部分中，相位調整控制部660將禁止信號傳送至設置於測試裝置本體105的判定部124內的相位調整控制部260，該禁止信號是指示：禁止基於相位比較部210的相位比較結果來對相移量進行變更。相位調整控制部660包括圖3所示的檢測部300及邏輯和電路310，且該相位調整控制部660與圖3所示的相位調整控制部260同樣地，將禁止信號傳送至測試裝置本體105內的判定部124。
相位調整控制部660亦可在不對資料信號進行傳送時，將自內部電路602接收的禁止信號傳送至測試裝置本體105內的判定部124。又，當傳送資料SDATA或傳送信號的值在大於等於預先指定的期間的時間內未變化時，相位調整控制部660亦可將禁止信號傳送至測試裝置本體105內的判定部124。
輸入IF電路624受到內部電路602的控制，並作為接收裝置而發揮功能。輸入IF電路624自內部電路602接收DUT100內部的基準時脈REFCLK，並且接收自外部經由輸入端子而輸入的接收信號，將接收資料RDATA供給至內部電路602。輸入IF電路624包括比較器140、頻率倍增部145、位移時脈產生部150、取得部155、分頻部160、以及DEMUX165。這些構件的功能及動作是與圖1至圖4中的相同符號的構件相同，因此，以下僅對不同點進行說明。
輸入IF電路624內的位移時脈產生部150藉由頻率倍增部145來將DUT100內部的基準時脈REFCLK倍增，形成用於取得接收信號的內部時脈，除了該主要的不同點之外，該位移時脈產生部150採用與圖2大致相同的構成。該位移時脈產生部150內的時脈再生部200將重疊於自外部經由輸入端子而輸入的接收信號的時脈再生。該位移時脈產生部150內的相位比較部210是對將DUT100的基準時脈REFCLK倍增而成的倍增時脈REFCLKM、與已將重疊於接收信號的時脈抽出的再生時脈的相位進行比較。位移時脈產生部150內的數位濾波器220、暫存器225、抖動施加部230、以及相移部250是基於相位比較結果來對相對於接收信號的倍增時脈REFCLKM的相移量進行調整。此處，輸入IF電路624只要滿足作為接收裝置的功能即可，因此，亦可並非如圖1所示的判定部124般，使用時序產生部125中產生的選通信號STRB來產生位移時脈SFTCLK。
該位移時脈產生部150亦可不包括抖動施加部230及加法器240。又，DUT100亦可將圖3所示的相位調整控制部260中的FF320、緩衝器325、FF330及邏輯電路340等的時脈轉換電路部分內置於位移時脈產生部150內，自DUT100的外部輸入儲存信號、恢復信號、及禁止信號D。此外，輸入IF電路624內的位移時脈產生部150亦可更內置有圖3所示的相位調整控制部260中的檢測部300及邏輯和電路310，在時脈並未重疊於接收信號的期間的至少一部分中，禁止基於相位比較結果來對相移量進行變更。
取得部155根據位移時脈SFTCLK來取得接收信號，該位移時脈SFTCLK是相移量相對於接收信號而經調整的基準時脈。DEMUX165對取得部155所取得的接收信號進行解多工，並將該經解多工的信號作為接收資料RDATA而供給至內部電路602。
測試裝置10包括控制裝置110與測試裝置本體105。測試裝置本體105包括測試部122、判定部124、以及相位調整控制部260。測試部122是與圖1的測試部122同樣地，作為用以將對DUT100進行測試的測試信號供給至DUT100的輸入端子的測試信號供給部而發揮功能。在本變形例中，測試部122將於資料信號中重疊著時脈而成的測試信號供給至DUT100的輸入端子。判定部124具有與圖1的判定部124相同的功能及構成。
相位調整控制部260於時脈並未重疊於測試信號的期間的至少一部分中，將禁止信號供給至DUT100，該禁止信號是禁止基於相位比較結果來對相移量進行變更的信號。相位調整控制部260包括圖3所示的檢測部300及邏輯和電路310。相位調整控制部260亦可與圖1至圖5所示的相位調整控制部260同樣地，根據來自控制裝置110的禁止信號B，將禁止信號供給至DUT100。又，相位調整控制部260亦可在測試部122所執行的測試序列中的禁止對相移量進行變更的期間中，將禁止信號C供給至DUT100。又，相位調整控制部260亦可接收測試信號，當該測試信號的值在大於等於預先指定的期間的時間內未變化時，該相位調整控制部260檢測出該情況，並將禁止信號A供給至DUT100。
根據以上所示的測試裝置10，在時脈並未重疊於測試信號的期間的至少一部分中，禁止DUT100內的相移量的變更，藉此，可防止DUT100偏離鎖相狀態。又，將以上所示的DUT100彼此加以連接，藉此，各個DUT100在時脈並未重疊於傳送信號的期間的至少一部分中，可禁止作為連接目的地的DUT100內的相移量的變更，從而可防止作為連接目的地的DUT100偏離鎖相狀態。
再者，測試裝置10可將禁止信號及測試信號經由DUT100的不同的輸入端子而供給至DUT100，亦可將該禁止信號及測試信號經由DUT100的同一輸入端子而供給至該DUT100。此時，測試裝置10亦可在成為不使測試信號的值變化的突發(burst)狀態之前，將包含禁止指令(command)的測試信號供給至DUT100，該禁止指令指示：禁止對相移量進行變更。當所接收的測試信號為包含禁止指令的圖案的信號時，DUT100轉變成禁止對相移量進行變更的CDR停止模式。
圖7表示本實施形態的第3變形例的裝置700的構成。在圖7中，標記著與圖1至圖6相同的符號的構件具有與圖1至圖6相同的功能及構成，因此，以下僅對不同點進行說明。裝置700連接於其他的裝置700或連接於具有與該裝置700相同的通信介面的裝置，在與作為連接目的地的裝置之間，經由雙向通信路徑以分時地接收或發送資料。
裝置700包括內部電路702、輸出IF電路622、以及輸入IF電路624。內部電路702是根據裝置700的使用目的而經設計的電路，該內部電路702對應於經由輸入IF電路624等而接收的來自外部的接收信號及內部電路702的內部狀態來動作，並根據需要，將傳送信號經由輸出IF電路622等而傳送至外部。內部電路702在將基準時脈REFCLK、該傳送資料SDATA傳送至輸出IF電路622，並自外部的裝置接收到接收信號的期間中，將用以禁止輸出IF電路622的傳送的傳送禁止信號SINH供給至輸出IF電路622。又，內部電路702在將基準時脈REFCLK傳送至輸入IF電路624，並將傳送信號傳送至外部的裝置的期間，將禁止接收信號RINH供給至輸入IF電路624，該禁止接收信號RINH用以禁止：基於輸入IF電路624內部的相位比較結果來對相移量進行變更。
輸出IF電路622作為傳送部而發揮功能，該傳送部在不自連接於雙向通信路徑的端子接收到接收信號的期間，經由該端子而將傳送信號傳送至外部。輸出IF電路622在無應傳送的資料的情形時，或在自外部的裝置接收到接收信號的情形時，自內部電路702接收該傳送禁止信號SINH，停止對通信路徑輸出信號。
輸入IF電路624作為接收部而發揮功能，該接收部在不自連接於雙向通信路徑的端子傳送出傳送信號的期間，經由該端子而接收來自外部的接收信號。於無應接收的資料的情形，或將傳送信號傳送至外部的裝置的情形時，該輸入IF電路624自內部電路702接收該禁止接收信號RINH。當接收該禁止接收信號RINH時，輸入IF電路624使用該禁止接收信號RINH來作為禁止信號，以禁止該輸入IF電路624中的相移量的變更。
根據以上所示的裝置700，當經由雙向通信路徑而分時地與外部的裝置進行通信時，在輸出IF電路622對傳送信號進行傳送期間，可禁止該輸入IF電路624中的相移量的變更。因此，在由輸出IF電路622進行的傳送中，可防止因輸出IF電路622的傳送信號而導致相移量被調整。再者，裝置700亦可經由上述通信路徑或其他通信路徑來進行調節，以確定在與作為連接目的地的裝置之間，自哪一個裝置來傳送信號。
圖8表示本實施形態的第4變形例的判定部124的構成。在圖8中，標記著與圖1及圖2相同的符號的構件具有與圖1及圖2相同的功能及構成，因此，以下僅對不同點進行說明。
(※註：圖8是記載為圖1的判定部124的變形例。基於按照位移時脈SFTCLK及比位移時脈SFTCLK慢半個週期的時序來獲取元件信號的結果，對相移量進行調整。)
可變延遲電路849使位移時脈SFTCLK延遲，形成與原來的位移時脈SFTCLK不同相位的時脈。作為一例，可變延遲電路849使位移時脈SFTCLK延遲不足一個週期，更佳為使該位移時脈SFTCLK延遲半個週期，並供給至取得部155b。
取得部155a根據位移時脈SFTCLK來取得經由比較器140而接收的元件信號。取得部155b根據經可變延遲電路849延遲的位移時脈SFTCLK來取得經由比較器140而接收的元件信號。DEMUX165a對取得部155a所取得的元件信號進行解多工，並供給至預期值比較部170及相位比較部810。DEMUX165b對取得部155b所取得的元件信號進行解多工，並供給至相位比較部810。
相位比較部810基於經DEMUX165a解多工的元件信號及經DEMUX165b解多工的元件信號，來對位移時脈SFTCLK及重疊於元件信號的時脈的相位作比較。
圖9模式性地表示本實施形態的第4變形例的相位比較部810的動作。在本例中，可變延遲電路849使位移時脈SFTCLK延遲大致半個週期。相位比較部810對相移部250的相移量進行調整，以使經可變延遲電路849延遲的位移時脈SFTCLK的相位接近於資料信號的變化點。藉此，相位比較部810可使位移時脈SFTCLK的相位接近於資料信號的各週期的大致中心處。
當取得部155a所取得的位移時脈SFTCLK的時序中的元件信號、與取得部155b所取得的經延遲的位移時脈SFTCLK的時序中的元件信號不相同的情況下，相位比較部810判斷經延遲的位移時脈SFTCLK位於位移時脈SFTCLK的下一週期。接著，相位比較部810將表示位移時脈SFTCLK變慢的遲相信號L輸出。
另一方面，當取得部155a所取得的位移時脈SFTCLK的時序中的元件信號、與取得部155b所取得的經延遲的位移時脈SFTCLK的時序中的元件信號相同的情況下，相位比較部810判斷經延遲的位移時脈SFTCLK位於與位移時脈SFTCLK相同的週期。接著，相位比較部810將表示位移時脈SFTCLK變快的進相信號E輸出。
相位比較部810是使用經DEMUX165a~DEMUX165b解多工的元件信號來進行以上所示的處理。藉此，相位比較部810能夠以比原來的資料信號更低的頻率來進行相位比較。再者，可使用圖8至圖9所示的判定部124來代替圖6及圖7所示的輸入IF電路624，或者亦可使用如下的電路，該電路是以所示與圖6或圖7的輸入IF電路624相關聯的方式，對判定部124加以變形而成的電路。
以上，使用實施形態來說明本發明，但本發明的技術範圍並不限定於上述實施形態所揭示的範圍。本領域技術人員應當明白可對上述實施形態添加多種變更或改良。根據申請專利範圍的揭示，添加有此種變更或改良的形態顯然亦可包含於本發明的技術範圍。
例如，關於申請專利範圍及說明書中所示的裝置及方法中的動作、次序、步驟、及階段等的各處理的執行順序，應當留意並未特別明示為「之前」、「先」等，而且只要並非在隨後的處理中使用先前的處理的輸出，則可按照任意的順序來實現。尤其在藉由電路等的硬體(hardware)來實現的裝置及方法中，電路的各部分可在接收所必需的資料或信號之後進行動作，因此，可根據資料或信號的接收順序，按照任意的順序來進行處理。因此，關於說明書中的動作流程，即便是為了便於理解而使用「首先，」、「其次，」等來進行說明，亦並不意味著必須按照該順序來實施。
又，在以上所示的實施形態中，為了根據相移量相對於元件信號而經調整的選通信號STRB或倍增時脈REFCLKM等來取得元件信號或接收信號，取得部155基於位移時脈SFTCLK來取得元件信號或接收信號，該位移時脈SFTCLK是由相移部250將選通信號或倍增時脈REFCLKM的相位移動而成的時脈。此外，取得部155亦可藉由使元件信號或接收信號延遲等，來相對地對相對於元件信號或接收信號的選通信號STRB或倍增時脈REFCLKM的相移量進行調整。又，亦可藉由使選通信號STRB或倍增時脈REFCLKM與元件信號該兩者延遲不同的延遲量，來對選通信號STRB或倍增時脈REFCLKM與元件信號之間的相移量進行調整。
又，相位調整控制部260亦可在禁止相移量的變更時，例如以邏輯L來對相位比較部210或相位比較部810所輸出的遲相信號L及進相信號E進行屏蔽，將無遲相狀態及無進相狀態的相位比較結果供給至數位濾波器220。又，重疊著時脈的信號亦可為具有正側的信號及負側的信號的差動信號。又，取得部155、取得部155a~取得部155b亦可分別具有多個組(set)，且可採用交插(interleave)方式以取得來自比較器140的信號的構成。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．測試裝置
100．．．DUT
105．．．測試裝置本體
110．．．控制裝置
122．．．測試部
124．．．判定部
125．．．時序產生部
130．．．圖案產生部
135．．．波形成形部
140．．．比較器
145．．．頻率倍增部
150．．．位移時脈產生部
155、155a、155b．．．取得部
160．．．分頻部
165、165a、165b．．．DEMUX
170．．．預期值比較部
200．．．時脈再生部
210、505、810．．．相位比較部
220．．．數位濾波器
225．．．暫存器
230．．．抖動施加部
240、510、575．．．加法器
250．．．相移部
260．．．相位調整控制部
300．．．檢測部
310．．．邏輯和電路
320、330．．．FF
325．．．緩衝器
340．．．邏輯電路
400、420．．．資料信號
410．．．短脈衝串信號
430、450．．．CDR鎖定狀態
440．．．CDR鎖定偏離狀態
460．．．CDR動作模式
465．．．CDR停止模式
475、485．．．CDR鎖定狀態
480．．．CDR功能停止狀態
500．．．PLL部
515．．．LPF
520．．．VCO
525、530．．．分頻器
540、849．．．可變延遲電路
550．．．CDR電路
570．．．偏移延遲量記憶部
580．．．DA轉換部
602、702．．．內部電路
622．．．輸出IF電路
624．．．輸入IF電路
660．．．相位調整控制部
700．．．裝置
A、B、C、D‧‧‧禁止信號
E‧‧‧進相信號
L‧‧‧遲相信號
RCLK‧‧‧再生時脈
RDATA‧‧‧接收資料
REFCLK‧‧‧基準時脈
REFCLKM‧‧‧倍增時脈
RINH‧‧‧禁止接收信號
SDATA‧‧‧傳送資料
SFTCLK‧‧‧位移時脈
SFTCLKD‧‧‧分頻位移時脈
SINH‧‧‧傳送禁止信號
STRB‧‧‧選通信號
圖1表示本發明的實施形態的測試裝置10的構成。
圖2表示本發明的實施形態的位移時脈產生部150的構成。
圖3表示本發明的實施形態的相位調整控制部260的構成。
圖4表示本發明的實施形態的測試裝置10的動作時序的一例。
圖5表示本發明的實施形態的第1變形例的判定部124的主要部分的構成。
圖6表示本發明的實施形態的第2變形例的測試裝置10的構成。
圖7表示本發明的實施形態的第3變形例的裝置700的構成。
圖8表示本發明的實施形態的第4變形例的判定部124的構成。
圖9模式性地表示本發明的實施形態的第4變形例的相位比較部810的動作。
10．．．測試裝置
100．．．DUT
105．．．測試裝置本體
110．．．控制裝置
122．．．測試部
124．．．判定部
125．．．時序產生部
130．．．圖案產生部
135．．．波形成形部
140．．．比較器
145．．．頻率倍增部
150．．．位移時脈產生部
155．．．取得部
160．．．分頻部
165．．．DEMUX
170．．．預期值比較部
REFCLK．．．基準時脈
REFCLKM．．．倍增時脈
SFTCLK．．．位移時脈
SFTCLKD．．．分頻位移時脈
STRB．．．選通信號

Claims (16)

  1. 一種對被測試元件進行測試的測試裝置，包括：相位比較部，對該測試裝置內產生的內部時脈與重疊於上述被測試元件所輸出的元件信號的時脈的相位進行比較；調整部，基於相位比較結果來對相對於上述元件信號的上述內部時脈的相移量進行調整；取得部，根據相移量相對於上述元件信號而經調整的上述內部時脈，來取得上述元件信號；以及禁止部，於時脈並未重疊於上述元件信號的期間的至少一部分中，禁止基於上述相位比較結果來對相移量進行變更。
  2. 如申請專利範圍第1項所述之對被測試元件進行測試的測試裝置，其中上述相位比較部將遲相信號或進相信號作為上述相位比較結果而輸出，該遲相信號表示上述內部時脈的邊緣比重疊於上述元件信號的時脈的邊緣慢，該進相信號表示上述內部時脈的邊緣比重疊於上述元件信號的時脈的邊緣快。
  3. 如申請專利範圍第2項所述之對被測試元件進行測試的測試裝置，其中上述調整部在上述禁止部並未禁止對相移量進行變更的條件下，當接收上述遲相信號來作為上述相位比較結果時使上述調整部的相移量減少，當接收上述進相信號時 使上述調整部的相移量增加，在上述禁止部禁止對相移量進行變更的條件下，不對上述調整部的相移量進行變更。
  4. 如申請專利範圍第1項至第3項中任一項所述之對被測試元件進行測試的測試裝置，更包括測試部，其執行用以對上述被測試元件進行測試的測試序列，上述禁止部在上述測試序列中的禁止相移量的變更的期間，禁止藉由上述調整部來對相移量進行變更。
  5. 如申請專利範圍第1項至第3項中任一項所述之對被測試元件進行測試的測試裝置，更包括預期值比較部，其將上述取得部所取得的上述元件信號的值與預期值作比較，上述禁止部基於上述預期值來判斷是否禁止藉由上述調整部來對相移量進行變更。
  6. 如申請專利範圍第1項至第3項中任一項所述之對被測試元件進行測試的測試裝置，其中當上述取得部所取得的上述元件信號的值在大於等於預先指定的期間的時間內未變化時，上述禁止部禁止基於上述相位比較結果來對相移量進行變更。
  7. 如申請專利範圍第1項至第3項中任一項所述之對被測試元件進行測試的測試裝置，其中當上述取得部所取得的上述元件信號的值在大於等於預先指定的期間的時間內未變化時，上述調整部將上述 預先指定的期間中的相移量的變更部分取消。
  8. 如申請專利範圍第1項至第3項中任一項所述之對被測試元件進行測試的測試裝置，其中上述調整部檢測出上述取得部所取得的上述元件信號的值未變化，據此，將檢測出上述元件信號的值未變化之前經調整的相移量儲存至暫存器，當上述取得部所取得的上述元件信號的值在大於等於預先指定的期間的時間內未變化時，再次將儲存於上述暫存器的相移量設定為相對於上述元件信號的上述內部時脈的相移量。
  9. 一種對被測試元件進行測試的測試裝置，上述被測試元件包括：相位比較部，對該被測試元件的內部時脈與重疊於經由輸入端子而輸入的接收信號的時脈的相位進行比較；調整部，基於相位比較結果來對相對於上述接收信號的上述內部時脈的相移量進行調整；以及取得部，根據相移量相對於上述接收信號而經調整的上述內部時脈，來取得上述接收信號，該測試裝置包括：測試信號供給部，將用以對上述被測試元件進行測試的測試信號供給至上述被測試元件的上述輸入端子；以及禁止部，於時脈並未重疊於上述測試信號的期間的至少一部分中，將禁止信號供給至上述被測試元件，該禁止信號是禁止基於上述相位比較結果來對相移量進行變更的 信號。
  10. 一種測試裝置用的接收裝置，包括：相位比較部，對基準時脈與重疊於來自外部的接收信號的時脈的相位進行比較；調整部，基於相位比較的結果來對相對於上述接收信號的上述基準時脈的相移量進行調整；取得部，根據相移量相對於上述接收信號而經調整的上述基準時脈，來取得上述接收信號；以及禁止部，於時脈並未重疊於上述接收信號的期間的至少一部分中，禁止基於上述相位比較結果來對相移量進行變更。
  11. 如申請專利範圍第10項所述之測試裝置用的接收裝置，更包括傳送部，該傳送部於並未自用來輸入上述接收信號的端子接收上述接收信號的期間，將傳送信號經由該端子而傳送至外部，上述禁止部於上述傳送部將上述傳送信號經由上述端子而傳送至外部的期間，禁止基於上述相位比較結果來對相移量進行變更。
  12. 一種測試元件用的傳送裝置，其是將信號傳送至接收裝置的傳送裝置，上述接收裝置包括：相位比較部，對該接收裝置的基準時脈與重疊於經由輸入端子而輸入的接收信號的時脈的相位進行比較； 調整部，基於相位比較結果來對相對於上述接收信號的上述基準時脈的相移量進行調整；以及取得部，根據相移量相對於上述接收信號而經調整的上述基準時脈，來取得上述接收信號，該傳送裝置包括：傳送部，將對上述接收裝置傳送的傳送信號供給至上述接收裝置的上述輸入端子；以及禁止部，於時脈並未重疊於上述傳送信號的期間的至少一部分中，禁止基於上述相位比較結果來對相移量進行變更。
  13. 一種對被測試元件進行測試的測試方法，包括：相位比較階段，對該測試裝置的內部時脈與重疊於上述被測試元件所輸出的元件信號的時脈的相位進行比較；調整階段，基於相位比較結果來對相對於上述元件信號的上述內部時脈的相移量進行調整；取得階段，根據相移量相對於上述元件信號而經調整的上述內部時脈，來取得上述元件信號；以及禁止階段，於時脈並未重疊於上述元件信號的期間的至少一部分中，禁止基於上述相位比較結果來對相移量進行變更。
  14. 一種對被測試元件進行測試的測試方法，上述被測試元件包括：相位比較部，對該被測試元件的內部時脈與重疊於經由輸入端子而輸入的接收信號的時脈的相位進行比較； 調整部，基於相位比較結果來對相對於上述接收信號的上述內部時脈的相移量進行調整；以及取得部，根據相移量相對於上述接收信號而經調整的上述內部時脈，來取得上述接收信號，該測試方法包括：測試信號供給階段，將用以對上述被測試元件進行測試的測試信號供給至上述被測試元件的上述輸入端子；以及禁止階段，於時脈並未重疊於上述測試信號的期間的至少一部分中，將禁止信號供給至上述被測試元件，該禁止信號是禁止基於上述相位比較結果來對相移量進行變更的信號。
  15. 一種測試裝置用的接收方法，包括：相位比較階段，對基準時脈與重疊於來自外部的接收信號的時脈的相位進行比較；調整階段，基於相位比較的結果來對相對於上述接收信號的上述基準時脈的相移量進行調整；取得階段，根據相移量相對於上述接收信號而經調整的上述基準時脈，來取得上述接收信號；以及禁止階段，於時脈並未重疊於上述接收信號的期間的至少一部分中，禁止基於上述相位比較結果來對相移量進行變更。
  16. 一種測試裝置用的傳送方法，其是將信號傳送至接收裝置的傳送方法， 上述接收裝置包括：相位比較部，對該接收裝置的基準時脈與重疊於經由輸入端子而輸入的接收信號的時脈的相位進行比較；調整部，基於相位比較結果來對相對於上述接收信號的上述基準時脈的相移量進行調整；以及取得部，根據相移量相對於上述接收信號而經調整的上述基準時脈，來取得上述接收信號，該傳送方法包括：傳送階段，將對上述接收裝置傳送的傳送信號供給至上述接收裝置的上述輸入端子；以及禁止階段，於時脈並未重疊於上述傳送信號的期間的至少一部分中，禁止基於上述相位比較結果來對相移量進行變更。
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