JP4044499B2

JP4044499B2 - 半導体集積回路装置のテスト方法

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Publication number: JP4044499B2
Application number: JP2003308947A
Authority: JP
Inventors: 晋一吉岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-09-01
Filing date: 2003-09-01
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Description

本発明は、半導体集積回路装置のテスト方法に係わり、特に高速シリアルデータインターフェースを有する半導体集積回路装置のテスト方法に関する。

高速シリアルデータインターフェースは、シリアルデータ送信部ＴＸと、シリアルデータ受信部ＲＸとを有する。

高速シリアルデータインターフェースをテストする際、送信部ＴＸのテストは、低速でデータを出力し、出力されたデータのパターンを確認すれば良い。

対して、受信部ＲＸのテストは、受信部ＲＸに、高速にデータを入力する必要がある。しかし、高速にデータを出力するテスト装置、例えば、ビット転送レートが“Ｇbit/s”級、あるいはそれを超えるようなデータを出力するテスト装置、所謂“高速テスター”は、非常に高価である。高価な“高速テスター”の導入に要したコストは、そのまま、半導体集積回路装置の製造コストに反映される。半導体集積回路装置を、ユーザーに対して安価に提供するためには、テストを、より安価な方法で行い、製造コストを下げることも考慮されなければならない。

安価に行えるテスト方法の一つとして、送信部ＴＸから出力されたデータを、受信部ＲＸにループバックするループバックテスト法（loop-back testing）が知られている。そのようなループバックパステスト法を行い得る半導体集積回路装置は、例えば、非特許文献１に記載されている（Figure １、及び第１３頁のloop-back testingの欄を参照）。

知られているループバックテスト法では、図１５に示すように、送信部ＴＸから出力されたデータを、受信部ＲＸにループバックする。これにより、高価な“高速テスター”を用いることなく、受信部ＲＸのテストを行うことが可能である。
Texas Instruments, "TLK2501 1.5 TO 2.5 GBPS TRANSCEIVER", [ONLINE] August 2000., [２００３年８月２５日検索]、インターネット<http://focus.ti.com/lit/ds/symlink/tlk2501.pdf>

しかしながら、知られているループバックテスト法では、特にクロック・データ再生回路（Clock Data Recovery：ＣＤＲ）の故障検出率を上げることができない、という事情がある。

これは、以下の理由による。

ＣＤＲ回路には、位相誤差補償回路（Phase Interpolator：ＰＩ）が備えられている。ＰＩ回路は、送信クロックの周波数と受信クロックの周波数との間に、オフセット（以下周波数オフセットという）が存在した場合に、この周波数オフセットのために生じた位相誤差を補償する回路である。ＰＩ回路は、周波数オフセットが僅かでも存在すると活性化し、生成するクロックの位相を遷移させる。図１６に、１６相クロック切り換え型のＰＩ回路の位相空間を示す（クロック０→クロック１→クロック２→クロック３→クロック４→………→クロック１５）。例えば、位相をクロック６に遷移させた場合には、位相は、例えば、３π／４（１３５°）シフトされる。図１７に、送信クロックと受信クロックとの間に位相誤差があり、この位相誤差を、位相をクロック１にシフトして補償した例を示しておく。

しかし、知られているループバックテスト法では、送信部ＴＸのクロック源と受信部ＲＸのクロック源とは同じになってしまう。クロック源が同じであるために、クロックに周波数オフセットが存在しない。周波数オフセットが存在しなければ、ＰＩ回路は十分に活性化できない。例えば、ＰＩ回路は、その位相空間のうちの、ある一点でロックしたままとなる。従って、ＰＩ回路に関するテストは不十分なままとなり、結果としてＣＤＲ回路の故障検出率が上がらない。

この発明は、高価な高速テスタ−を用いることなく受信部をテストでき、しかも故障検出率を向上させることも可能な構成を持つ半導体集積回路装置のテスト方法を提供する。

この発明の一態様に係る半導体集積回路装置のテスト方法は、シリアルデータを受信し、受信したシリアルデータからクロックを再生するとともに、生成するクロックの位相を変化させることが可能な第１クロック・データ再生回路を含む第１受信部と、パラレルデータを、送信クロック、及び前記第１クロック・データ再生回路が生成したクロックのいずれかに同期したシリアルデータに変換する第１シリアライザーを含む第１送信部と、シリアルデータを受信し、受信したシリアルデータからクロックを再生するとともに、生成するクロックの位相を変化させることが可能な第２クロック・データ再生回路を含む第２受信部と、パラレルデータを、送信クロック、及び前記第２クロック・データ再生回路が生成したクロックのいずれかに同期したシリアルデータに変換する第２シリアライザーを含む第２送信部とを具備する半導体集積回路装置のテスト方法であって、前記第１受信部をテストするとき、前記第２クロック・データ再生回路において、シリアルデータに関わらずに、生成するクロックの位相を変化させ、位相を変化させたクロックを前記第２送信部に出力し、前記位相を変化させたクロックに同期したシリアルデータを、前記第２送信部から前記第１クロック・データ再生回路に送信し、前記第１クロック・データ再生回路において、前記第２送信部から送信されたシリアルデータを受信し、受信したシリアルデータからクロックを再生し、前記第２クロック・データ再生回路が変化させたクロックの位相制御情報と、前記第１クロック・データ再生回路がクロックを再生する際の位相制御情報とに基いて、前記第１クロック・データ再生回路の状態を解析し、前記第２受信部をテストするとき、前記第１クロック・データ再生回路において、シリアルデータに関わらずに、生成するクロックの位相を変化させ、位相を変化させたクロックを前記第１送信部に出力し、前記位相を変化させたクロックに同期したシリアルデータを、前記第１送信部から前記第２クロック・データ再生回路に送信し、前記第２クロック・データ再生回路において、前記第１送信部から送信されたシリアルデータを受信し、受信したシリアルデータからクロックを再生し、前記第１クロック・データ再生回路が変化させたクロックの位相制御情報と、前記第２クロック・データ再生回路がクロックを再生する際の位相制御情
報とに基いて、前記第２クロック・データ再生回路の状態を解析する。

この発明によれば、高価な高速テスタ−を用いることなく受信部をテストでき、しかも故障検出率を向上させることも可能な構成を持つ半導体集積回路装置のテスト方法を提供できる。

ＣＤＲ回路の故障検出率を上げるための一案としては、図１８に示すように、受信部（ＲＸ）のＰＩ回路とは、別にテストのためのＰＩ回路を設けることが考えられる。受信部ＲＸには、クロック源、例えば、ＰＬＬ回路から直接クロックを供給し、送信部ＴＸには、ＰＬＬ回路からＰＩ回路を介してクロックを供給する。ＰＩ回路でクロックの位相をシフトした後、送信部ＴＸに供給する。これにより、送信部ＴＸに供給されるクロックと受信部ＲＸに供給されるクロックとの間に、周波数オフセットを与えることができる。

また、他案としては、図１９に示すように、ＰＬＬ回路を複数設け、送信部ＴＸにはＰＬＬ１回路からクロックを供給し、受信部ＲＸにはＰＬＬ２回路からクロックを供給する。そして、ＰＬＬ１回路からのクロックと、ＰＬＬ２回路からのクロックとの間に、周波数オフセットを与える。

これらのようにすれば、周波数オフセットを与えることができ、ＰＩ回路を十分に活性化できる。ＰＩ回路を活性化できる結果、ＰＩ回路に関するテストを十分に行うことができる。しかしながら、テストのためだけにＰＩ回路を設けたり、ＰＬＬ回路を設けたりするのは、チップ面積の無用な増大を招く。

以下、この発明の実施形態について、図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

（第１実施形態）
図１はこの発明の第１実施形態に係る半導体集積回路装置の一構成例を示すブロック図、図２は通常動作の状態を示すブロック図である。

図１に示すように、半導体集積回路装置は、高速シリアルデータインターフェースを持つ。高速シリアルデータインターフェースを持つ半導体集積回路装置の一例は、データの送信／受信を行う送受信装置（Transceiver）である。本例に係る送受信装置が持つ高速シリアルデータインターフェースは、マルチチャンネル型である。本例では、第１チャンネルＡ-ｃｈと、第２チャンネルＢ-ｃｈとを持つ例を示している。第１チャンネルＡ-ｃｈは第１送信部ＴＸＡ、第１受信部ＲＸＡを備え、第２チャンネルＢ-ｃｈは第２送信部ＴＸＢ、第２受信部ＲＸＢを備える。

第１送信部ＴＸＡは第１シリアライザー（Ｓｅｒ）１Ａを含み、第２送信部ＴＸＢは第２シリアライザー（Ｓｅｒ）１Ｂを含む。第１、第２シリアライザー１Ａ、１Ｂはそれぞれ、集積回路の内部から出力されたパラレルデータＴＤＡ、ＴＤＢをシリアルデータＤＯＵＴＡ、ＤＯＵＴＢに変換し、クロック、例えば、送信クロックＴＸＣＬＫに同期して出力する（図２）。シリアルデータＤＯＵＴＡ、ＤＯＵＴＢの送信クロックＴＸＣＬＫへの同期は、例えば、シリアライザー１Ａ、１Ｂで行われる。

第１受信部ＲＸＡは第１クロック・データ再生回路（ＣＤＲ）３Ａ、及び第１デシリアライザー（Ｄｅｓ）５Ａを含み、第２受信部ＲＸＢは第２クロック・データ再生回路（ＣＤＲ）３Ｂ、及び第２デシリアライザー（Ｄｅｓ）５Ｂを含む。第１、第２ＣＤＲ回路３Ａ、３Ｂは、シリアルデータＤＩＮＡ、ＤＩＮＢを受信し、受信したシリアルデータＤＩＮＡ、ＤＩＮＢの、例えば、エッジから受信クロックＲＸＣＬＫとの同期情報を抽出してクロックを再生する。受信クロックＲＸＣＬＫは、送信クロックＴＸＣＬＫと同期しており、周波数オフセットは無く、位相差は常に安定する。受信クロックＲＸＣＬＫの周波数と送信クロックＴＸＣＬＫの周波数とが同じ場合もあるが、異なる場合もある。例えば、送信クロックＴＸＣＬＫの周波数が１．２５ＧＨｚ、受信クロックＲＸＣＬＫの周波数が２．５ＧＨｚの場合である。この場合、受信クロックＲＸＣＬＫは、例えば、送信クロックＴＸＣＬＫを分周することで生成され、周波数オフセットは無く、位相差は常に安定する。即ち、受信クロックＲＸＣＬＫは、送信クロックＴＸＣＬＫと同期することで、受信したシリアルデータＤＩＸＡ、ＤＩＮＢに周波数オフセットがあるか否かを判断するための基準クロックとして機能する。このように基準クロックとして機能する受信クロックＲＸＣＬＫの周波数と、受信したシリアルデータＤＩＮＡ、ＤＩＮＢの周波数との間に、周波数オフセットが存在した場合、位相誤差が補償されないと、位相誤差は累積され、時間とともに拡大してしまう。位相誤差を補償するのが、第１、第２ＣＤＲ回路３Ａ、３Ｂである。第１、第２ＣＤＲ回路３Ａ、３Ｂは、位相誤差を補償するために、例えば、第１、第２位相誤差補償回路（ＰＩ）７Ａ、７Ｂを有している。第１、第２ＰＩ回路７Ａ、７Ｂは、周波数オフセットが存在した場合に、位相をシフトし、位相誤差を補償する。第１、第２ＣＤＲ回路３Ａ、３Ｂは、受信したシリアルデータＤＩＮＡ、ＤＩＮＢを、位相誤差があった場合にはそれを補償した再生クロックに同期したシリアルデータＤＩＮＡ、ＤＩＮＢを出力する。第１、第２デシリアライザー５Ａ、５Ｂは、再生したクロックに同期したシリアルデータＤＩＮＡ、ＤＩＮＢをパラレルデータＲＤＡ、ＲＤＢに変換し、集積回路内部に対して出力する。

第１実施形態に係る半導体集積回路装置は、通常動作の状態においては、上述の通りに動作する。

次に、受信部ＲＸＡ、ＲＸＢのテスト動作の状態を説明する。

図３はこの発明の第１実施形態に係る半導体集積回路装置のテスト動作の状態を示すブロック図である。

テスト動作において、第１チャンネルＡ-ｃｈの、受信部ＲＸＡをテストする場合、図３中の点線に示すように、第２チャンネルＢ-ｃｈの送信部ＴＸＢから出力したデータを、受信部ＲＸＡにループバックする。

第２シリアライザー１Ｂは、通常動作の状態では、図２に示したように、送信クロックＴＸＣＬＫに同期してシリアルデータＤＯＵＴＡを出力する。しかし、テスト動作の状態では第２シリアライザー１Ｂは、第２チャンネルＢ-ｃｈの第２ＣＤＲ回路３Ｂが生成したクロックＴＴＸＣＬＫＢに同期したシリアルデータを出力する。クロックＴＴＸＣＬＫＢは、第２ＰＩ回路７Ｂから出力される。

第２ＰＩ回路７Ｂは、通常動作の状態では、上述した通り、送信クロックＴＸＣＬＫに同期した受信クロックＲＸＣＬＫの周波数と、受信したシリアルデータＤＩＮＢの周波数との間に、周波数オフセットが存在した場合にクロックの位相をシフトする。しかし、テスト動作の状態では、第２ＰＩ回路７Ｂは、周波数オフセットの存在の有無に関わらず、例えば、クロック制御情報ＣＬＫＣＯＮＴＢに基いて、クロックＴＴＸＣＬＫＢの位相をシフトする。このシフトを、例えば、第１ＰＩ回路７Ａが切り換え可能な位相数、例えば、１６相切り換えの場合には、１６回行う。第１ＰＩ回路７Ａは、位相をシフトさせる毎に、その位相をシフトする。従って、第１ＰＩ回路７Ａは、切り換え可能な全ての位相において、正常に動作するか否かをテストすることができる。

反対に、第２チャンネルＢ-ｃｈの、受信部ＲＸＢをテストする場合、図３中の実線に示すように、第１チャンネルＡ-ｃｈの送信部ＴＸＡから出力されたデータを、受信部ＲＸＢにループバックする。

この際、第１ＰＩ回路７Ａを、クロック制御情報ＣＬＫＣＯＮＴＡにより制御し、クロックＴＴＸＣＬＫＡの位相をシフトする。例えば、１６回シフトする。これにより、第２ＰＩ回路７Ｂは、切り換え可能な全ての位相において、正常に動作するか否かをテストすることができる。

第１実施形態に係る半導体集積回路装置によれば、第１、第２ＰＩ回路７Ａ、７Ｂが、周波数オフセットが存在した場合にクロックの位相をシフトする機能に加え、供給された情報、例えば、クロック制御情報ＣＬＫＣＯＮＴＡ、ＣＬＫＣＯＮＴＢに基いて、クロックの位相を強制的に制御できる機能を有する。

さらに、第１、第２シリアライザー１Ａ、１Ｂは、送信クロックＴＸＣＬＫに同期して、シリアルデータを出力する機能に加え、第１、第２ＰＩ回路７Ａ、又は７Ｂが生成したクロックＴＴＸＣＬＫＡ、ＴＴＸＣＬＫＢに同期して、シリアルデータを出力できる機能を有する。

上記構成を利用して、テスト動作の際に、送信側のシリアルデータの位相を、テストしない側のＣＤＲ回路のＰＩ回路を用いてシフトさせる。そして、受信側にループバックする。受信側には、位相をシフトしたシリアルデータが入力されることになり、テストする側のＣＤＲ回路においては、そのＰＩ回路が、位相をシフトする動作を正常に行うか否かを調べることが可能となる。

このようなテスト動作においては、送信部ＴＸＡから受信部ＲＸＢへ、また、送信部ＴＸＢから受信部ＲＸＡへシリアルデータをループバックするので、高価な“高速テスター”を用いることなく、受信部ＲＸＡ、ＲＸＢのテストを行うことが可能である。

しかも、受信部ＲＸＡ、ＲＸＢには、位相をシフトしたシリアルデータを入力できるので、ＣＤＲ回路、特にＰＩ回路を、その位相空間の全てで動作させることができる。従って、ＣＤＲ回路の故障検出率を向上させることができる。

さらに、テスト動作の際に、送信側のシリアルデータの位相を、テストしない側のＣＤＲ回路のＰＩ回路を用いてシフトさせるので、テストのためだけに、ＰＩ回路や、ＰＬＬ回路を設ける必要がない。従って、チップ面積の増大を抑制できる、という効果も得ることができる。

（第２実施形態）
第２実施形態は、第１実施形態に係る半導体集積回路装置を、より具体化した例である。

第２実施形態は具体化に際し、第１実施形態に比較して、テストを行うために新たな機能ブロックが追加されている。追加した機能ブロックの一例と、その構成例は、下記の通りである。

（Ａ）テスト制御パターン発生回路（ＴｅｓｔＧｅｎ）
ＴｅｓｔＧｅｎ回路は、ＰＩ回路がクロックの位相をシフトさせるのに必要な位相制御情報を発生する。例えば、ＴｅｓｔＧｅｎ回路は、高速シリアルデータインターフェース部の外部から供給された情報に基き、クロックの位相をシフトさせるように指示する位相制御情報を、ＣＤＲ回路に出力する。

（Ｂ）テスト解析回路（ＴｅｓｔＡｎａ）
ＴｅｓｔＡｎａ回路は、送信したシリアルデータの位相のシフト量と受信したシリアルデータの位相のシフト量とを比較し、ＣＤＲ回路に不具合があるかを否かを調べる。

（Ｃ）ループバックパス（Ｌｏｏｐ-ｂａｃｋ）
ループバックパスは、送信部から出力したシリアルデータを、受信部にループバックする電気的なパスである。本例では、隣接したチャンネルどうしで、シリアルデータを襷がけにループバックする。例えば、第１チャンネルＡ-ｃｈから送信したシリアルデータを、第２チャンネルＢ-ｃｈにループバックする。また、反対に、第２チャンネルＢ-ｃｈから送信したシリアルデータを、第１チャンネルＡ-ｃｈにループバックする。ループバックパスは、半導体集積回路装置チップの外部、及び半導体集積回路装置チップの内部の少なくともいずれかに設けられれば良い。本例では、半導体集積回路装置チップの内部に、ループバックパスを有する例を示す。ループバックパスをチップの内部に設けることの利点は、半導体集積回路装置を、ループバックパスを有する検査用基板に接続しても、しなくても、どちらでもテストできる、ということである。このため、ウェーハ状態でも、受信部のテストを行うことができ、例えば、ウェーハ状態で、多数個同時テストを行うことも可能である。これは、テストに要する時間を短縮でき、例えば、スループットを向上でき、製品のＴＡＴ（Turn Around Time）短縮に効果がある。

図４はこの発明の第２実施形態に係る半導体集積回路装置の一構成例を示すブロック図、図５はテスト動作の状態を示すブロック図である。

以下、その構成を、その動作とともに説明する。

受信部ＲＸＡのＣＤＲ回路における位相のシフトに対応して、受信部ＲＸＢのＣＤＲ回路において、再生クロックをシフトさせる。動作のフローは以下の通りである。尚、本例では、受信部ＲＸＡが高速クロックのシフトを行い、送信部ＴＸＡは、シフトされた高速クロックに同期したデータを出力する。受信部ＲＸＢは、送信部ＴＸＡから受信部ＲＸＢにループバックされたシリアルデータを受信し、受信したシリアルデータを、自身のテストに使用する。

図４、及び図５に示すように、
（１）テスト制御パターン発生回路（ＴｅｓｔＧｅｎ）５０１Ａから、ＰＩ回路５０３Ａを制御するＰＩ制御回路（ＰＩｃｏｎｔ）５０２Ａに対して、クロック制御信号５１Ａを送る。

（２）ＰＩｃｏｎｔ回路５０２Ａは、クロック制御信号５１Ａに基き、ＰＩ回路５０３Ａを制御し、高速クロック５３Ａのシフトを行う。

（３）高速クロック５３Ａは、送信部ＴＸＡに出力される。

（４）送信部ＴＸＡでは、組み込み自己テストパターン発生回路（ＢＩＳＴＧｅｎ）５１１Ａがテスト用データパターン５５Ａを発生させる。

（５）送信部ＴＸＡは、ＢＩＳＴＧｅｎ回路５１１Ａが発生したデータ５５Ａを、高速クロック５３Ａに同期したシリアルデータ５４Ａに変換し、出力する。

（６）受信部ＲＸＢは、送信部ＴＸＡからループバックされたシリアルデータ５４Ａを受信し、受信したシリアルデータ５４Ａに基き、クロックを再生する。尚、シリアルデータ５４のループバックは、例えば、半導体集積回路装置の内部に設けられたループバックパス５１２ＡＢか、もしくは回路基板上に設けられたループバックパス５１３ＡＢかのいずれかを使用して行われる。

（７）受信部ＲＸＢは、再生したクロックに同期してデータをサンプリングする。

（８）受信したデータの検証を、組み込み自己テスト解析回路（ＢＩＳＴＡｎａ）５０７Ｂで行う。ＢＩＳＴＡｎａ回路５０７Ｂは、例えば、ビットエラーの有無を示すビットエラー情報５７Ｂを、テスト解析回路（ＴｅｓｔＡｎａ）５０８Ｂに出力する。

（９）ＴｅｓｔＧｅｎ回路５０１Ａから、クロック制御情報５８Ａを、ＴｅｓｔＡｎａ回路５０８Ｂに出力する。

（１０）ＰＩｃｏｎｔ回路５０２Ｂから、ＰＩ制御情報５６Ｂを、ＴｅｓｔＡｎａ回路５０８Ｂに出力する。

（１１）ＴｅｓｔＡｎａ回路５０８Ｂは、ビットエラー情報５７Ｂ、クロック制御情報５８Ａ、ＰＩ制御情報５６Ｂに基き、受信部ＲＸＢに不具合があるか否かを判断する。

例えば、ビットエラー情報５７Ａを解析した結果、ビットエラーが生じていた場合には、例えば、“ＣＤＲ回路５００Ｂ、もしくはデシリアライザー５０４Ｂに不具合があったもの”とみなす。また、例えば、クロック制御情報５８Ａ、及びＰＩ制御情報５６Ｂを解析した結果、位相のシフト量に大きな差が生じていた場合には、例えば、“ＣＤＲ回路５００Ｂに不具合があったもの”とみなす。尚、本説明では、その説明を省略したが、略号ＰＤは位相検出回路（Phase Detector）、略号ＬＦはループフィルタ（Loop Filter）、略号Ｓｅｒは
シリアライザー（Serializer）である。

次に、テストデータ送信側におけるＣＤＲ回路５００ＡのＰＩ回路５０３Ａの位相と、テストデータ受信側におけるＣＤＲ回路５００ＢのＰＩ回路５０３Ｂの位相とが変わる様子を説明する。本説明では、ＰＩ回路５０３Ａ、５０３Ｂが１６相切り換えの場合を想定する。

図６は、高速クロックをシフトする前におけるＰＩ回路５０３Ａ、５０３Ｂの位相の状態を示している。紙面左側が送信側ＰＩ回路５０３Ａの位相、紙面右側が受信側ＰＩ回路５０３Ｂの位相を示している。図６に示す状態で、受信側ＰＩ回路５０３Ｂは、送信側ＰＩ回路５０３Ａが出力する高速クロック５３Ａに同期しているものとする。

図７は、送信側ＰＩ回路５０３Ａが出力する高速クロック５３Ａの位相を、図６に示す状態からシフト、例えば、３π／８（６７．５°）遅らせた例を示す。高速クロック５３Ａの位相が遅れると、受信側ＰＩ回路５０３Ｂは、高速クロック５３Ａに同期しようとする。この結果、受信側ＰＩ回路５０３Ｂは、高速クロック５３Ａに追従して、位相を遅らせる。受信側ＰＩ回路５０３Ｂが正常に動作している場合には、図７に示すように、受信側ＰＩ回路５０３Ｂは、高速クロック５３Ａに追従して、位相を３π／８（６７．５°）遅らせる。

図８は、高速クロック５３Ａの位相を、図７に示す状態からさらにシフト、例えば、さらに１π／２（９０°）遅らせた例を示す。受信側ＰＩ回路５０３Ｂが正常に動作している場合には、受信側ＰＩ回路５０３Ｂは、高速クロック５３Ａに追従して、位相を１π／２（９０°）遅らせる。

本実施形態では、上記性質を利用して、ＣＤＲ回路５００Ａ、５００Ｂのテストを行う。即ち、送信したシリアルデータの位相のシフト量と、受信したシリアルデータの位相のシフト量とを比較する。例えば、ＴｅｓｔＡｎａ回路５０８Ｂは、送信側ＰＩ回路５０３Ａの位相シフト量を、クロック制御情報５８Ａから知ることができ、受信側ＰＩ回路５０３Ｂの位相シフト量を、ＰＩ制御情報５６Ｂから知ることができる。ＴｅｓｔＡｎａ回路５０８Ｂは、情報５６Ｂ、５８Ａを比較解析、例えば、情報５６Ｂの値と情報５８Ａの値とを比較解析することで、受信側ＰＩ回路５０３Ｂの位相が、送信側ＰＩ回路５０３Ａの位相に追従しているか否かを判断できる。簡単には、追従していれば、“不具合無し”、追従していなければ、“不具合有り”である。もちろん、ＴｅｓｔＡｎａ回路５０８Ａも、上述した通りの動作、及び判断を行う。

テスト時には、実際のデータが正しく受信されているか否かも確認する必要がある。この確認方法の一例は、擬似乱数（Psedo Random Bit Stream：ＰＲＢＳ）を使う方法である。この方法を使う場合には、送信部ＴＸＡにあるＢｉｓｔＧｅｎ回路５１１Ａに、ＰＲＢＳデータを発生するＰＲＢＳデータ発生回路を持たせ、受信側ＲＸＢにあるＢｉｓｔＡｎａ回路５０７Ｂに、上記ＰＲＢＳデータに対応した生成多項式を持つＰＲＢＳデータ解析回路を持たせる。このようにすることで、データが正しく受信されているか否かのテストを行うことができる。このテストを、上述したＣＤＲ回路のテストと、例えば、同時に行うことが可能となる。データが正しく受信されているか否かを、より慎重にテストしたい場合には、半導体集積回路装置の中、あるいは外に、ＢＥＲＴ（Bit Error Rate Testing）を持たせれば良い。図９に示すように、ＢＥＲＴでは、送信データと受信データとが一致しているかを判断し、そのエラー発生頻度を計算する。

また、第２実施形態では、さらに、下記の工夫がある。

第２実施形態では、異なるチャンネルどうしで、データをル−プバックするループバックパス５１２ＡＢ、５１２ＢＡを備えている。これとは別に、同じチャンネルどうしで、データをループバックするループバックパス５１４Ａ、５１４Ｂを備えている。ループバックパス５１４Ａ、５１４Ｂは、上述したＣＤＲ回路５００Ａ、５００Ｂのテストには使用されないが、例えば、上述した実際のデータが正しく受信されているか否かのテストに使用することができる。例えば、テストデータパタ−ンをＢｉｓｔＧｅｎ回路５１１Ａで発生させ、発生させたテストデータパターンを、ループバックパス５１４Ａを介して、受信部ＲＸＡに送信し、ＢｉｓｔＡｎａ回路５０７Ａにおいて、受信したデータを検証する。

このように、異なるチャンネルどうしでデータをル−プバックするループバックパス５１２ＡＢ、５１２ＢＡに加え、同じチャンネルどうしで、データをループバックするループバックパス５１４Ａ、５１４Ｂを、さらに備えるようにしても良い。

このようにループバックパス５１４Ａ、５１４Ｂを備えておくことで、半導体集積回路装置のテストに際し、様々なテストに対応させることが可能になり、例えば、テストに関する自由度（flexibility）が向上する、という利点を得ることができる。

以上、第２実施形態においても、第１実施形態と同様の効果を得ることができる。

（第３実施形態）
図１０はこの発明の第３実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。

図１０に示すように、第３実施形態が第１、第２実施形態と異なるところは、受信部ＲＸ、送信部ＴＸを、第１受信部ＲＸＡ、第１送信部ＴＸＡ、第２受信部ＲＸＢ、第２送信部ＴＸＢのように交互に配置したことである。

受信部ＲＸ、送信部ＴＸは、第１、第２実施形態のように、第１受信部ＲＸＡ、第１送信部ＴＸＡ（以上、第１チャンネルＡ-ｃｈ）の回路パターンと、第２送信部ＴＸＢ、第２受信部ＲＸＢ（以上、第２チャンネルＢ-ｃｈ）の回路パターンとを、例えば、互いに鏡像パターンとして配置しなくても、高価な高速テスタ−を用いることなく受信部をテストでき、しかも故障検出率を向上できる、という効果を得ることができる。

ただし、第３実施形態では、第１、第２実施形態に比べて、第１チャンネルＡ-ｃｈから第２チャンネルＢ-ｃｈへのループバックパスの長さと、第２チャンネルＢ-ｃｈから第１チャンネルＡ-ｃｈへのループバックパスの長さとが、異なってしまう、という事情がある。ループバックパスの長さの相違が、テストに何等かの影響を与える可能性がある場合には、第１、第２実施形態の配置パターンを採用されると良い。テストに影響が無ければ、第３実施形態の配置パターンを採用することが可能である。

（第４実施形態）
図１１はこの発明の第４実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。

図１１に示すように、第４実施形態が第１、第２実施形態と異なるところは、第１受信部ＲＸＡ、及び第２受信部ＲＸＢを、第１送信部ＴＸＡと、第２送信部ＴＸＢとの間に配置し、第１受信部ＲＸＡを第１送信部ＴＸＡに隣接させ、第２受信部ＲＸＢを第２送信部ＴＸＢに隣接させたことである。

第１、第２実施形態のように、第１送信部ＴＸＡ、及び第２送信部ＴＸＢを、第１受信部ＲＸＡと、第２受信部ＲＸＢとの間に配置しなくても、第１、第２実施形態と同様の効果を得ることができる。

また、第４実施形態では、第１、第２実施形態と同様に、第１チャンネルＡ-ｃｈから第２チャンネルＢ-ｃｈへのループバックパスの長さと、第２チャンネルＢ-ｃｈから第１チャンネルＡ-ｃｈへのループバックパスの長さとが変わらない、あるいはほとんど変わらない、という利点がある。このため、第１、第２実施形態と同様に、ループバックパスの長さの相違が、テストに何等かの影響を与える可能性が小さくなる、という効果を期待できる。

（第５実施形態）
第１〜第４実施形態では、データをループバックするループバックパスが異なるチャンネルどうしを接続し、ループバックパスが異なるチャンネルどうしで、いわゆる“襷がけ接続(Cross Couple Connection)”になる例を示した。

本第５実施形態は、受信部ＲＸから送信部ＴＸへクロックを出力するクロック配線が異なるチャンネルどうしで、“襷がけ接続”とした例である。

図１２はこの発明の第５実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。

図１２に示すように、第５実施形態が、例えば、第１、第２実施形態と異なるところは、データをループバックするループバックパスを同一チャンネル内に設け、その代わりに、クロックＴＴＸＣＬＫＡ、ＴＴＸＣＬＫＢが出力されるクロック配線を、異なるチャンネルどうしで“襷がけ接続”としたことにある。

このように、クロックＴＴＸＣＬＫＡ、ＴＴＸＣＬＫＢが出力される配線を、異なるチャンネルどうしで“襷がけ接続”にしても、高価な高速テスタ−を用いることなく受信部をテストでき、しかも故障検出率を向上できる、という効果を得ることができる。

ただし、第５実施形態では、第１〜第４実施形態に比べて、クロックＴＴＸＣＬＫＡ、ＴＴＸＣＬＫＢが出力されるクロック配線が、例えば、送信部ＴＸＡ、または送信部ＴＸＢを超える必要があるので、クロック配線の長さが長くなる、という事情がある。しかしながら、データをループバックするループバックパスについては、第１〜第４実施形態に比べて短くなる、という利点がある。また、異なるチャンネルどうしを接続するループバックパスが必要なく、集積回路中の配線数を減らせる、という利点もある。

ループバックパスを“襷がけ接続”にするか、クロック配線を“襷がけ接続”にするかは、例えば、テストに与える影響が、ループバックパスの長さが長い方が大きいか、クロック配線の長さが長い方が大きいかで決定されれば良い。もしくは、回路パターン上のスペースメリットが、ループバックパスを“襷がけ接続”にしたほう大きいか、クロック配線を“襷がけ接続”にしたほうが大きいかで決定されれば良い。

（第６実施形態）
図１３はこの発明の第６実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。

図１３に示すように、第６実施形態が第５実施形態と異なるところは、受信部及び送信部の配置を図１０に示した第３実施形態と同じにしたことである。

このようにしても、上記同様の効果を得ることができる。

（第７実施形態）
図１４はこの発明の第７実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。

図１４に示すように、第７実施形態が第５実施形態と異なるところは、受信部及び送信部の配置を図１１に示した第４実施形態と同じにしたことである。

このようにしても、上記同様の効果を得ることができる。

以上説明したように、この発明の実施形態に係る半導体集積回路装置によれば、高価な高速テスタ−を用いることなく受信部をテストでき、しかも故障検出率を向上させることが可能となる。しかも、それを、半導体集積回路装置チップ面積の増大を抑制しつつ、達成することができる。

以上、この発明を、第１〜第７実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。

例えば、ＰＩ回路は、１６相のクロックを切り換えるようにしたが、１６相に限られるものではない。例えば、３２相切り換え、６４相切り換えのように、切り換え数を上げた場合には、位相誤差の補償精度はより高まる。

また、例えば、第２実施形態では、ＴｅｓｔＧｅｎ回路、ＴｅｓｔＡｎａ回路を、チャンネル毎に設けたが、チャンネル毎に共有することも可能である。

また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。

また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

また、上記各実施形態では、この発明を、送受信装置に適用した例に基づき説明したが、上述したような送受信装置を内蔵した半導体集積回路装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。

図１はこの発明の第１実施形態に係る半導体集積回路装置の一構成例を示すブロック図図２はこの発明の第１実施形態に係る半導体集積回路装置の通常動作の状態を示すブロック図図３はこの発明の第１実施形態に係る半導体集積回路装置のテスト動作の状態を示すブロック図図４はこの発明の第２実施形態に係る半導体集積回路装置の一構成例を示すブロック図図５はこの発明の第２実施形態に係る半導体集積回路装置のテスト動作の状態を示すブロック図図６はＰＩ回路の位相の状態を示す図図７はＰＩ回路の位相の状態を示す図図８はＰＩ回路の位相の状態を示す図図９はＢＥＲＴ（Bit Error Rate Testing）を示す図図１０はこの発明の第３実施形態に係る半導体集積回路装置の一構成例を示すブロック図図１１はこの発明の第４実施形態に係る半導体集積回路装置の一構成例を示すブロック図図１２はこの発明の第５実施形態に係る半導体集積回路装置の一構成例を示すブロック図図１３はこの発明の第６実施形態に係る半導体集積回路装置の一構成例を示すブロック図図１４はこの発明の第７実施形態に係る半導体集積回路装置の一構成例を示すブロック図図１５は従来の半導体集積回路装置を示すブロック図図１６はＰＩ回路の位相空間を示す図図１７は位相誤差を補償した例を示す図図１８はこの発明の参考例に係る半導体集積回路装置を示すブロック図図１９はこの発明の参考例に係る半導体集積回路装置を示すブロック図

符号の説明

１Ａ、１Ｂ…シリアライザー、３Ａ、３Ｂ…クロック・データ再生回路、５Ａ、５Ｂ…デシリアライザー、７Ａ、７Ｂ…位相誤差補償回路、５１Ａ、５１Ｂ…クロック制御信号、５３Ａ、５３Ｂ…高速クロック、５４Ａ、５４Ｂ…シリアルデータ、５５Ａ、５５Ｂ…テスト用データパターン、５６Ａ、５６Ｂ…ＰＩ制御情報、５７Ａ、５７Ｂ…ビットエラー情報、５８Ａ、５８Ｂ…クロック制御情報、５００Ａ、５００Ｂ…クロック・データ再生回路、５０１Ａ、５０１Ｂ…テスト制御パターン発生回路、５０２Ａ、５０２Ｂ…ＰＩ制御回路、５０３Ａ、５０３Ｂ…位相誤差補償回路、５０４Ａ、５０４Ｂ…デシリアライザー、５０７Ａ、５０７Ｂ…組み込み自己テスト解析回路、５１１Ａ、５１１Ｂ…組み込み自己テストパターン発生回路、５１２ＡＢ、５１２ＢＡ、５１３ＡＢ、５１３ＢＡ、５１４Ａ、５１４Ｂ…ループバックパス、Ａ-ｃｈ、Ｂ-ｃｈ…チャンネル、ＲＸＡ、ＲＸＢ…受信部、ＴＸＡ、ＴＸＢ…送信部。

Claims

シリアルデータを受信し、受信したシリアルデータからクロックを再生するとともに、生成するクロックの位相を変化させることが可能な第１クロック・データ再生回路を含む第１受信部と、
パラレルデータを、送信クロック、及び前記第１クロック・データ再生回路が生成したクロックのいずれかに同期したシリアルデータに変換する第１シリアライザーを含む第１送信部と、
シリアルデータを受信し、受信したシリアルデータからクロックを再生するとともに、生成するクロックの位相を変化させることが可能な第２クロック・データ再生回路を含む第２受信部と、
パラレルデータを、送信クロック、及び前記第２クロック・データ再生回路が生成したクロックのいずれかに同期したシリアルデータに変換する第２シリアライザーを含む第２送信部とを具備する半導体集積回路装置のテスト方法であって、
前記第１受信部をテストするとき、
前記第２クロック・データ再生回路において、シリアルデータに関わらずに、生成するクロックの位相を変化させ、位相を変化させたクロックを前記第２送信部に出力し、
前記位相を変化させたクロックに同期したシリアルデータを、前記第２送信部から前記第１クロック・データ再生回路に送信し、
前記第１クロック・データ再生回路において、前記第２送信部から送信されたシリアルデータを受信し、受信したシリアルデータからクロックを再生し、
前記第２クロック・データ再生回路が変化させたクロックの位相制御情報と、前記第１クロック・データ再生回路がクロックを再生する際の位相制御情報とに基いて、前記第１クロック・データ再生回路の状態を解析し、
前記第２受信部をテストするとき、
前記第１クロック・データ再生回路において、シリアルデータに関わらずに、生成するクロックの位相を変化させ、位相を変化させたクロックを前記第１送信部に出力し、
前記位相を変化させたクロックに同期したシリアルデータを、前記第１送信部から前記第２クロック・データ再生回路に送信し、
前記第２クロック・データ再生回路において、前記第１送信部から送信されたシリアルデータを受信し、受信したシリアルデータからクロックを再生し、
前記第１クロック・データ再生回路が変化させたクロックの位相制御情報と、前記第２クロック・データ再生回路がクロックを再生する際の位相制御情報とに基いて、前記第２クロック・データ再生回路の状態を解析することを特徴とする半導体集積回路装置のテスト方法。