JP5245653B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP5245653B2 JP5245653B2 JP2008223030A JP2008223030A JP5245653B2 JP 5245653 B2 JP5245653 B2 JP 5245653B2 JP 2008223030 A JP2008223030 A JP 2008223030A JP 2008223030 A JP2008223030 A JP 2008223030A JP 5245653 B2 JP5245653 B2 JP 5245653B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- communication data
- communication
- burn
- macro
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
図1は本発明の第1実施形態の一部分を示すブロック回路図である。本発明の第1実施形態は、CPU(central processing unit)1と、ROM(read only memory)2と、RAM(random access memory)3と、バス4と、USBファンクション5と、IO(input output)部6と、不揮発性メモリ7と、セレクタ8とを有するものである。
図2は本発明の第2実施形態の一部分を示すブロック回路図である。本発明の第2実施形態は、本発明の第1実施形態に、USBファンクション9と、IO部10と、セレクタ11とを追加したものである。USBファンクション9は、外部装置であるUSBホストとの間で通信を行うものである。IO部10は、USBトランシーバを含むものであり、10AはUSBトランシーバ内のUSBレシーバの出力端子である。
図3は本発明の第3実施形態の一部分を示すブロック回路図である。本発明の第3実施形態は、本発明の第2実施形態に、モード信号入力端子12と、モードデコーダ13とを追加し、バーンイン試験時には、モードデコーダ13によりセレクタ8、11の選択動作を制御するようにしたものである。
図4は本発明の第4実施形態の一部分を示すブロック回路図である。本発明の第4実施形態は、本発明の第1実施形態が設けるバーンイン試験用プログラムを保持するROM2及び通信データ専用の不揮発性メモリ7を設けず、バーンイン試験用プログラム及び通信データD1を保持するROM14を設け、バーンイン試験時又はテスタによるUSBファンクション5の試験時には、通信データD1をROM14からセレクタ8を介してUSBファンクション5に与えるようにし、その他については、本発明の第1実施形態と同様に構成したものである。
図6は本発明の第5実施形態の一部分を示すブロック回路図である。本発明の第5実施形態は、本発明の第4実施形態を改良するものであり、本発明の第4実施形態が設けるROM14の代わりに、ROM14と通信データ保持領域の使用方法を異にするROM17を設けると共に、データ列変換回路18を追加している。
図7は本発明の第6実施形態の一部分を示すブロック回路図である。本発明の第6実施形態は、本発明の第4実施形態にRAM21を追加し、バーンイン試験時又はテスタによるUSBファンクション5の試験時には、ROM14が保持する通信データD1を全てRAM21に転送し、RAM21に格納した通信データD1をセレクタ8を介してUSBファンクション5に供給するというものである。本発明の第6実施形態においては、ROM14と、RAM21と、IO部6内のUSBレシーバと、セレクタ8とを含めて、USBファンクション5に通信データを供給する通信データ供給回路が構成される。
図8は本発明の第7実施形態の一部分を示すブロック回路図である。本発明の第7実施形態は、本発明の第6実施形態を改良するものであり、RAM21を設けず、バーンイン試験時又はテスタによるUSBファンクション5の試験時に、ROM14が保持する通信データD1を全てRAM3に転送し、RAM3に格納した通信データD1をセレクタ8を介してUSBファンクション5に供給するというものである。この場合、RAM3では、その下位1ビット領域のみが通信データD1の格納に使用される。また、バーンイン試験時又はテスタによるUSBファンクション5の試験時に、RAM3から通信データD1を順に読み出すために、RAM3にアドレスを与えるアドレスカウンタ22が設けられる。
図9は本発明の第8実施形態の一部分を示すブロック回路図である。本発明の第8実施形態は、本発明の第5実施形態を改良するものであり、バーンイン試験時又はテスタによるUSBファンクション5の試験時には、ROM17が保持する通信データD1の全てをRAM3に転送し、RAM3に転送した通信データD1をデータ列変換回路18及びセレクタ8を介してUSBファンクション5に供給するようにしたものである。本発明の第8実施形態においては、ROM17と、RAM3と、データ列変換回路18と、IO部6内のUSBレシーバと、セレクタ8とを含めて、USBファンクション5に通信データを供給する通信データ供給回路が構成される。
通信マクロと、
第1の通信データを保持し、バーンイン試験時又は前記通信マクロの試験時には、前記第1の通信データを前記通信マクロに与える通信データ供給回路と、
を有することを特徴とする半導体集積回路装置。
前記通信データ供給回路は、
前記第1の通信データの保持にのみ使用するメモリと、
前記バーンイン試験時又は前記通信マクロの試験時には、前記メモリが出力する前記第1の通信データを選択して前記通信マクロに与え、通常動作時には、外部装置から与えられる第2の通信データを選択して前記通信マクロに与えるセレクタと、
を有することを特徴とする付記1に記載の半導体集積回路装置。
前記通信データ供給回路は、
プログラムと前記第1の通信データとを保持する読み出し専用メモリと、
前記バーンイン試験時又は前記通信マクロの試験時には、前記読み出し専用メモリが出力する前記第1の通信データを選択して前記通信マクロに与え、通常動作時には、外部装置から与えられる第2の通信データを選択して前記通信マクロに与えるセレクタと、
を有することを特徴とする付記1に記載の半導体集積回路装置。
前記通信データ供給回路は、
プログラムと前記第1の通信データとを保持する読み出し専用メモリと、
前記バーンイン試験時又は前記通信マクロの試験時に前記読み出し専用メモリが出力する前記第1の通信データを前記通信マクロが備える通信データ入力端子数に合わせたデータ列に変換するデータ列変換回路と、
前記バーンイン試験時又は前記通信マクロの試験時には、前記データ列変換回路が出力する前記第1の通信データを選択して前記通信マクロに与え、通常動作時には、外部装置から与えられる第2の通信データを選択して前記通信マクロに与えるセレクタと、
を有することを特徴とする付記1に記載の半導体集積回路装置。
前記通信データ供給回路は、
プログラムと前記第1の通信データとを保持する読み出し専用メモリと、
前記バーンイン試験時又は前記通信マクロの試験時に、前記読み出し専用メモリから前記第1の通信データが転送される書換え可能メモリと、
前記バーンイン試験時又は前記通信マクロの試験時には、前記書換え可能メモリが出力する前記第1の通信データを選択して前記通信マクロに与え、通常動作時には、外部装置から与えられる第2の通信データを選択して前記通信マクロに与えるセレクタと、
を有することを特徴とする付記1に記載の半導体集積回路装置。
前記通信データ供給回路は、
プログラムと前記第1の通信データとを保持する読み出し専用メモリと、
前記バーンイン試験時又は前記通信マクロの試験時に、前記読み出し専用メモリから前記第1の通信データが転送される書換え可能メモリと、
前記バーンイン試験時又は前記通信マクロの試験時に前記書換え可能メモリが出力する前記第1の通信データを前記通信マクロが備える通信データ入力端子数に合わせたデータ列に変換するデータ列変換回路と、
前記バーンイン試験時又は前記通信マクロの試験時には、前記データ列変換回路が出力する前記第1の通信データを選択して前記通信マクロに与え、通常動作時には、外部装置から与えられる第2の通信データを選択して前記通信マクロに与えるセレクタと、
を有することを特徴とする付記1に記載の半導体集積回路装置。
前記書換え可能メモリは、前記第1の通信データの格納にのみ使用されるメモリであることを特徴とする付記5又は6に記載の半導体集積回路装置。
前記書換え可能メモリは、通常動作時にCPUにより使用されるメモリであることを特徴とする付記5又は6に記載の半導体集積回路装置。
バーンイン装置から与えられるモード信号をデコードし、バーンイン試験時には、前記セレクタが前記第1の通信データを選択するように前記セレクタを制御する制御回路を有することを特徴とする付記1乃至8のいずれか一項に記載の半導体集積回路装置。
2…ROM
3…RAM
4…バス
5…USBファンクション
6…IO部
7…不揮発性メモリ
8…セレクタ
9…USBファンクション
10…IO部
11…セレクタ
12…モード信号入力端子
13…モードデコーダ
14…ROM
15…下位1ビット領域
16…上位31ビット領域
17…ROM
18…データ列変換回路
19…セレクタ
20…32ビットカウンタ
21…RAM
22…アドレスカウンタ
Claims (4)
- 通信マクロと、
第1の通信データを保持し、バーンイン試験時又は前記通信マクロの試験時には、前記第1の通信データを前記通信マクロに与える通信データ供給回路と、
制御回路と、
を有し、
前記通信データ供給回路は、
バーンイン試験用プログラムと前記第1の通信データとを保持する読み出し専用メモリと、
前記バーンイン試験時又は前記通信マクロの試験時には、前記読み出し専用メモリが出力する前記第1の通信データを選択して前記通信マクロに与え、通常動作時には、外部装置から与えられる第2の通信データを選択して前記通信マクロに与えるセレクタと、
を有し、
前記制御回路は、バーンイン装置から与えられるモード信号をデコードし、前記バーンイン試験時には、前記セレクタが前記第1の通信データを選択するように前記セレクタを制御すること
を特徴とする半導体集積回路装置。 - 通信マクロと、
第1の通信データを保持し、バーンイン試験時又は前記通信マクロの試験時には、前記第1の通信データを前記通信マクロに与える通信データ供給回路と、
制御回路と、
を有し、
前記通信データ供給回路は、
バーンイン試験用プログラムと前記第1の通信データとを保持する読み出し専用メモリと、
前記バーンイン試験時又は前記通信マクロの試験時に前記読み出し専用メモリが出力する前記第1の通信データを前記通信マクロが備える通信データ入力端子数に合わせたデータ列に変換するデータ列変換回路と、
前記バーンイン試験時又は前記通信マクロの試験時には、前記データ列変換回路が出力する前記第1の通信データを選択して前記通信マクロに与え、通常動作時には、外部装置から与えられる第2の通信データを選択して前記通信マクロに与えるセレクタと、
を有し、
前記制御回路は、バーンイン装置から与えられるモード信号をデコードし、前記バーンイン試験時には、前記セレクタが前記第1の通信データを選択するように前記セレクタを制御すること
を特徴とする半導体集積回路装置。 - 通信マクロと、
第1の通信データを保持し、バーンイン試験時又は前記通信マクロの試験時には、前記第1の通信データを前記通信マクロに与える通信データ供給回路と、
制御回路と、
を有し、
前記通信データ供給回路は、
バーンイン試験用プログラムと前記第1の通信データとを保持する読み出し専用メモリと、
前記バーンイン試験時又は前記通信マクロの試験時に、前記読み出し専用メモリから前記第1の通信データが転送される書換え可能メモリと、
前記バーンイン試験時又は前記通信マクロの試験時には、前記書換え可能メモリが出力する前記第1の通信データを選択して前記通信マクロに与え、通常動作時には、外部装置から与えられる第2の通信データを選択して前記通信マクロに与えるセレクタと、
を有し、
前記制御回路は、バーンイン装置から与えられるモード信号をデコードし、前記バーンイン試験時には、前記セレクタが前記第1の通信データを選択するように前記セレクタを制御すること
を特徴とする半導体集積回路装置。 - 通信マクロと、
第1の通信データを保持し、バーンイン試験時又は前記通信マクロの試験時には、前記第1の通信データを前記通信マクロに与える通信データ供給回路と、
制御回路と、
を有し、
前記通信データ供給回路は、
バーンイン試験用プログラムと前記第1の通信データとを保持する読み出し専用メモリと、
前記バーンイン試験時又は前記通信マクロの試験時に、前記読み出し専用メモリから前記第1の通信データが転送される書換え可能メモリと、
前記バーンイン試験時又は前記通信マクロの試験時に前記書換え可能メモリが出力する前記第1の通信データを前記通信マクロが備える通信データ入力端子数に合わせたデータ列に変換するデータ列変換回路と、
前記バーンイン試験時又は前記通信マクロの試験時には、前記データ列変換回路が出力する前記第1の通信データを選択して前記通信マクロに与え、通常動作時には、外部装置から与えられる第2の通信データを選択して前記通信マクロに与えるセレクタと、
を有し、
前記制御回路は、バーンイン装置から与えられるモード信号をデコードし、前記バーンイン試験時には、前記セレクタが前記第1の通信データを選択するように前記セレクタを制御すること
を特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008223030A JP5245653B2 (ja) | 2008-09-01 | 2008-09-01 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008223030A JP5245653B2 (ja) | 2008-09-01 | 2008-09-01 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010060292A JP2010060292A (ja) | 2010-03-18 |
JP5245653B2 true JP5245653B2 (ja) | 2013-07-24 |
Family
ID=42187263
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008223030A Expired - Fee Related JP5245653B2 (ja) | 2008-09-01 | 2008-09-01 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5245653B2 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5789156A (en) * | 1980-11-25 | 1982-06-03 | Nec Corp | Pattern generation collating device |
JPH02304376A (ja) * | 1989-05-18 | 1990-12-18 | Matsushita Electric Ind Co Ltd | 自己診断回路 |
JPH11108998A (ja) * | 1997-10-02 | 1999-04-23 | Mitsubishi Electric Corp | 集積回路のテスト装置 |
JP3194371B2 (ja) * | 1998-05-13 | 2001-07-30 | 日本電気株式会社 | シリアルバスインタフェースマクロ回路の動作テスト方法 |
JP3737662B2 (ja) * | 1999-12-03 | 2006-01-18 | 富士通株式会社 | システムlsiのテストデータ最適化生成方式 |
JP4044499B2 (ja) * | 2003-09-01 | 2008-02-06 | 株式会社東芝 | 半導体集積回路装置のテスト方法 |
JP2005300407A (ja) * | 2004-04-14 | 2005-10-27 | Denso Corp | 半導体デバイスのバーンイン方法及びその回路 |
-
2008
- 2008-09-01 JP JP2008223030A patent/JP5245653B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010060292A (ja) | 2010-03-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102276007B1 (ko) | 집적 회로의 리페어 정보 제공 장치 | |
TWI657452B (zh) | 記憶體與其讀取方法 | |
JP4353329B2 (ja) | 半導体記憶装置及びそのテスト方法 | |
JP2010244596A (ja) | 集積回路 | |
JP2004146783A (ja) | 半導体集積回路装置、および半導体集積回路装置の調整方法 | |
JP2005228205A (ja) | 半導体集積回路 | |
US7315479B2 (en) | Redundant memory incorporating serially-connected relief information storage | |
JP2005086108A (ja) | 半導体集積回路 | |
EP2608212A1 (en) | Semiconductor integrated circuit and method of testing semiconductor integrated circuit | |
JP5245653B2 (ja) | 半導体集積回路装置 | |
KR20140124545A (ko) | 비휘발성 메모리 및 이의 부트업 동작 방법 | |
JP5003106B2 (ja) | 記憶回路の検査方法 | |
KR102523270B1 (ko) | I2c 통신을 지원하는 이퓨즈 오티피 메모리 및 그의 동작 방법 | |
US20060156110A1 (en) | Method for testing semiconductor chips using register sets | |
JP3606788B2 (ja) | 半導体集積回路および半導体集積回路の検査方法 | |
JP6594712B2 (ja) | 半導体メモリ及び半導体メモリのベリファイ方法 | |
US9274162B2 (en) | Method and system for testing semiconductor device | |
US7117406B2 (en) | Semiconductor memory device and method of testing same | |
JP2004030829A (ja) | 半導体記憶装置 | |
US8788893B2 (en) | Semiconductor device and memory device | |
US8897048B2 (en) | Semiconductor memory device and programming method thereof | |
JP2004327036A5 (ja) | ||
CN108615538B (zh) | 具有对称的读取电流曲线的存储器及其读取方法 | |
TWI553648B (zh) | 具自我驗證功能的積體電路、其驗證方法及產生自我測試特徵值調整碼的方法 | |
JP2007334994A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110428 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120823 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120828 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121024 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121127 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130122 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130312 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130325 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5245653 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160419 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |