JP3194371B2 - シリアルバスインタフェースマクロ回路の動作テスト方法 - Google Patents
シリアルバスインタフェースマクロ回路の動作テスト方法Info
- Publication number
- JP3194371B2 JP3194371B2 JP13088898A JP13088898A JP3194371B2 JP 3194371 B2 JP3194371 B2 JP 3194371B2 JP 13088898 A JP13088898 A JP 13088898A JP 13088898 A JP13088898 A JP 13088898A JP 3194371 B2 JP3194371 B2 JP 3194371B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- transmission
- reception
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、データの送信又は
受信及びハンドシェーク等の応答を、プロトコルに従
い、マクロ回路自身が自動的に行うシリアルインタフェ
ースマクロ回路の動作テスト方法に関し、特に、転送開
始の要求を行わない受動的なシリアルバスインターフェ
ースマクロ回路の動作テスト方法に関する。
受信及びハンドシェーク等の応答を、プロトコルに従
い、マクロ回路自身が自動的に行うシリアルインタフェ
ースマクロ回路の動作テスト方法に関し、特に、転送開
始の要求を行わない受動的なシリアルバスインターフェ
ースマクロ回路の動作テスト方法に関する。
【０００２】
【従来の技術】図６は、従来のＡＳＩＣに搭載されるシ
リアルバスインタフェース（Ｉ／Ｆ）マクロ回路２と内
部回路５等との関係を示すブロック図である。符号１は
シリアルバスインタフェース（Ｉ／Ｆ）バッファ、５は
内部回路、３はインターフェースバッファ、４はセレク
タである。このシリアルバスインタフェース２の動作テ
ストは図６に示されるようにテスト対象マクロ回路をそ
の他の内部回路からセレクタ４により分離することによ
って、動作テスト時には外部から全てのマクロ回路端子
を直接アクセスできるようになっている。このテスト方
法ではシリアル信号を含め、全てのマクロ回路の入出力
信号を外部から印加／判定することにより、マクロ回路
の動作テストを実施できる。
リアルバスインタフェース（Ｉ／Ｆ）マクロ回路２と内
部回路５等との関係を示すブロック図である。符号１は
シリアルバスインタフェース（Ｉ／Ｆ）バッファ、５は
内部回路、３はインターフェースバッファ、４はセレク
タである。このシリアルバスインタフェース２の動作テ
ストは図６に示されるようにテスト対象マクロ回路をそ
の他の内部回路からセレクタ４により分離することによ
って、動作テスト時には外部から全てのマクロ回路端子
を直接アクセスできるようになっている。このテスト方
法ではシリアル信号を含め、全てのマクロ回路の入出力
信号を外部から印加／判定することにより、マクロ回路
の動作テストを実施できる。
【０００３】また、シリアルバスインタフェースマクロ
回路２は送信系のパスと受信系のパスを夫々独立して備
えているので、図７に示すように、マクロ回路内部の送
信系のパスと受信系のパスをテストパス１２により接続
してテストを行う場合もある。図７はこのシリアルバス
インタフェースマクロ回路の具体的構成を示すブロック
図である。符号１０は変調回路、２０はビットスタッフ
ィング削除回路、１９はＣＲＣ生成回路、９はパラレル
−シリアル変換回路、７は送信ＦＩＦＯ（ＴｘＦＩＦ
Ｏ）であり、１１は復調回路、２１はビットスタッフィ
ング挿入回路、１８はＣＲＣ比較回路、８はシリアル−
パラレル変換回路、６は受信ＦＩＦＯ（ＲｘＦＩＦＯ）
である。この方法では図６と同様に全てのマクロ回路端
子を外部から直接アクセスできるようにする必要がある
が、動作テストは送信と受信を同時にテストできるた
め、評価の時間を短縮できる。上記のようなテスト方法
は実際のシステムに対してはインタフェース部の端子本
数が数本程度ですむにも拘わらず、多数（送受信が夫々
１ｂｙｔｅ単位であるとしても、２×８本＋制御信号
分）のテスト外部端子を備える必要がある。このため、
シリアルインタフェースとしてのメリットを享受できな
い。また、図６の方法ではマクロ回路内にＣＲＣ又はビ
ットスタッフィングに関する制御回路を持っている場
合、外部から入力するシリアル信号はＣＲＣ又はビット
スタッフィングを考慮したものでなければならず、デー
タを１ビット変更するだけでＣＲＣの値は大幅に変わる
ため、作成が困難になる。
回路２は送信系のパスと受信系のパスを夫々独立して備
えているので、図７に示すように、マクロ回路内部の送
信系のパスと受信系のパスをテストパス１２により接続
してテストを行う場合もある。図７はこのシリアルバス
インタフェースマクロ回路の具体的構成を示すブロック
図である。符号１０は変調回路、２０はビットスタッフ
ィング削除回路、１９はＣＲＣ生成回路、９はパラレル
−シリアル変換回路、７は送信ＦＩＦＯ（ＴｘＦＩＦ
Ｏ）であり、１１は復調回路、２１はビットスタッフィ
ング挿入回路、１８はＣＲＣ比較回路、８はシリアル−
パラレル変換回路、６は受信ＦＩＦＯ（ＲｘＦＩＦＯ）
である。この方法では図６と同様に全てのマクロ回路端
子を外部から直接アクセスできるようにする必要がある
が、動作テストは送信と受信を同時にテストできるた
め、評価の時間を短縮できる。上記のようなテスト方法
は実際のシステムに対してはインタフェース部の端子本
数が数本程度ですむにも拘わらず、多数（送受信が夫々
１ｂｙｔｅ単位であるとしても、２×８本＋制御信号
分）のテスト外部端子を備える必要がある。このため、
シリアルインタフェースとしてのメリットを享受できな
い。また、図６の方法ではマクロ回路内にＣＲＣ又はビ
ットスタッフィングに関する制御回路を持っている場
合、外部から入力するシリアル信号はＣＲＣ又はビット
スタッフィングを考慮したものでなければならず、デー
タを１ビット変更するだけでＣＲＣの値は大幅に変わる
ため、作成が困難になる。
【０００４】一方、図７の方法はＣＲＣ又はビットスタ
ッフィングに関する制御回路を持っている場合でも送信
側の信号で受信側のテストを実施できるため、データの
みを考慮するだけでテストできるので、比較的容易にテ
ストが行えるが、次のようなケースでは完全に適応する
ことはできない。即ち、基本的にシリアルバスでは、あ
る装置が別の装置と通信する場合には、先ず転送を要求
する装置が相手側の装置にデータの送信又は受信要求を
送信し、それに続いてデータの送信、受信又はハンドシ
ェークなどの応答が起こる。高速なシリアルインタフェ
ースマクロ回路ではこれらのデータの送信、受信又はハ
ンドシェークなどの応答はプロトコルに従い、マクロ回
路自身が自動的に行うようになっている。
ッフィングに関する制御回路を持っている場合でも送信
側の信号で受信側のテストを実施できるため、データの
みを考慮するだけでテストできるので、比較的容易にテ
ストが行えるが、次のようなケースでは完全に適応する
ことはできない。即ち、基本的にシリアルバスでは、あ
る装置が別の装置と通信する場合には、先ず転送を要求
する装置が相手側の装置にデータの送信又は受信要求を
送信し、それに続いてデータの送信、受信又はハンドシ
ェークなどの応答が起こる。高速なシリアルインタフェ
ースマクロ回路ではこれらのデータの送信、受信又はハ
ンドシェークなどの応答はプロトコルに従い、マクロ回
路自身が自動的に行うようになっている。
【０００５】このようなマクロ回路では図８に示される
ように受信系にデータ保持のための受信ＦＩＦＯへの経
路と受信結果によって、送信ＦＩＦＯへの書き込み、受
信ＦＩＦＯからの読み出し、自動ハンドシェーク応答又
はパケットヘッダ付加というマクロ回路の動作を制御す
るプロトコル制御回路２２へのパスが存在する。このよ
うなマクロ回路の動作テストを行うためには、先ずデー
タの送信又は受信要求を受けとる必要がある。転送要求
を行うマクロ回路においては、その送信データを受信部
にフィードバックすることにより外部からのシリアル信
号を準備する必要はなくなるが、転送要求を決して行わ
ないターゲットのみとしての機能しか持たないマクロ回
路では、マクロ回路内部の送信系の回路と受信系の回路
をテストパスにより結線するだけではデータの送信又は
受信要求をマクロ回路自身が生成することはできないの
で、応答に対するテストを行うためには、外部から送信
又は受信要求信号を印加しなければならない。
ように受信系にデータ保持のための受信ＦＩＦＯへの経
路と受信結果によって、送信ＦＩＦＯへの書き込み、受
信ＦＩＦＯからの読み出し、自動ハンドシェーク応答又
はパケットヘッダ付加というマクロ回路の動作を制御す
るプロトコル制御回路２２へのパスが存在する。このよ
うなマクロ回路の動作テストを行うためには、先ずデー
タの送信又は受信要求を受けとる必要がある。転送要求
を行うマクロ回路においては、その送信データを受信部
にフィードバックすることにより外部からのシリアル信
号を準備する必要はなくなるが、転送要求を決して行わ
ないターゲットのみとしての機能しか持たないマクロ回
路では、マクロ回路内部の送信系の回路と受信系の回路
をテストパスにより結線するだけではデータの送信又は
受信要求をマクロ回路自身が生成することはできないの
で、応答に対するテストを行うためには、外部から送信
又は受信要求信号を印加しなければならない。
【０００６】結果として、ＣＲＣ又はビットスタッフィ
ングを考慮したものを作成しなければならない。また、
従来のBuilt-In Self Testingの方法では、図９のよう
に、シリアルバスI/Fバッファ１とシリアルバスI/Fマク
ロ回路２との間にセレクタ４を設け、その他方の入力は
テスト信号入力用のパラレル−シリアル変換回路１３に
接続する構成となる。また、マクロ回路２と内部回路５
の間にもセレクタ２７を設ける。このパラレル−シリア
ル変換回路１３へのデータ入力はデータＲＯＭ１６に接
続され、セレクタ２７の他方の入力もデータＲＯＭ１６
のデータバスと結線する。また、データＲＯＭ１６及び
シリアルバスI/Fマクロ回路２の受信データライン２５
は比較回路１７に入力され、その結果はI/Fバッファ３
を通して出力される。パラレル−シリアル変換回路１３
とデータＲＯＭ１６へのアドレス／制御信号生成回路１
５へのクロックはシリアルバスI/Fマクロ回路２へのク
ロックを分周したものである。
ングを考慮したものを作成しなければならない。また、
従来のBuilt-In Self Testingの方法では、図９のよう
に、シリアルバスI/Fバッファ１とシリアルバスI/Fマク
ロ回路２との間にセレクタ４を設け、その他方の入力は
テスト信号入力用のパラレル−シリアル変換回路１３に
接続する構成となる。また、マクロ回路２と内部回路５
の間にもセレクタ２７を設ける。このパラレル−シリア
ル変換回路１３へのデータ入力はデータＲＯＭ１６に接
続され、セレクタ２７の他方の入力もデータＲＯＭ１６
のデータバスと結線する。また、データＲＯＭ１６及び
シリアルバスI/Fマクロ回路２の受信データライン２５
は比較回路１７に入力され、その結果はI/Fバッファ３
を通して出力される。パラレル−シリアル変換回路１３
とデータＲＯＭ１６へのアドレス／制御信号生成回路１
５へのクロックはシリアルバスI/Fマクロ回路２へのク
ロックを分周したものである。
【０００７】この構成ではテストモードに切り替えるこ
とで、データＲＯＭ１６に保持されたデータはパラレル
−シリアル変換回路１３を通してシリアルバスI/Fマク
ロ回路２へ入力されるか、マクロ回路２と内部回路５と
の間のセレクタ２７を通して入力される。シリアルバス
I/Fマクロ回路２はパラレル−シリアル変換回路１３を
通して入力されたデータを受信データとして取り扱い、
受信結果の内部受信データラインへの出力又はシリアル
バスI/Fバッファ１へのプロトコルに合わせた信号の送
出を行う。比較回路１７はデータＲＯＭ１６及びシリア
ルバスI/Fマクロ回路２の受信データライン２５並びに
制御出力信号２９と比較する。その結果はI/Fバッファ
３を通して出力するようになる。
とで、データＲＯＭ１６に保持されたデータはパラレル
−シリアル変換回路１３を通してシリアルバスI/Fマク
ロ回路２へ入力されるか、マクロ回路２と内部回路５と
の間のセレクタ２７を通して入力される。シリアルバス
I/Fマクロ回路２はパラレル−シリアル変換回路１３を
通して入力されたデータを受信データとして取り扱い、
受信結果の内部受信データラインへの出力又はシリアル
バスI/Fバッファ１へのプロトコルに合わせた信号の送
出を行う。比較回路１７はデータＲＯＭ１６及びシリア
ルバスI/Fマクロ回路２の受信データライン２５並びに
制御出力信号２９と比較する。その結果はI/Fバッファ
３を通して出力するようになる。
【０００８】
【発明が解決しようとする課題】しかしながら、この方
法で外部端子を削減できるが、データＲＯＭの中にＣＲ
Ｃ及びビットスタッフィングの結果もあわせて保管して
おく必要があるという問題点がある。
法で外部端子を削減できるが、データＲＯＭの中にＣＲ
Ｃ及びビットスタッフィングの結果もあわせて保管して
おく必要があるという問題点がある。
【０００９】本発明はかかる問題点に鑑みてなされたも
のであって、外部テスト端子（出力比較端子１本＋テス
ト切り替え１本の計２本）の大幅な削減とテスト回路の
冗長を削減し、上記のような受動的なマクロ回路の単体
の動作テストを可能とするシリアルバスインタフェース
マクロ回路の動作テスト方法を提供することを目的とす
る。
のであって、外部テスト端子（出力比較端子１本＋テス
ト切り替え１本の計２本）の大幅な削減とテスト回路の
冗長を削減し、上記のような受動的なマクロ回路の単体
の動作テストを可能とするシリアルバスインタフェース
マクロ回路の動作テスト方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明に係るシリアルバ
スインタフェースマクロ回路の動作テスト方法は、受信
又はハンドシェークなどの応答をプロトコルに従いマク
ロ回路自身が自動的に行い、転送開始の要求を行わない
受動的なシリアルインタフェースマクロ回路の動作テス
ト方法において、前記マクロ回路の送信パスに第１及び
第２のセレクタとデータＲＯＭとを設け、外部のテスト
モード切り替え端子からのテスト切り替え信号により前
記第１のセレクタは前記マクロ回路とその他の内部回路
とを分離し、前記テスト切り替え信号と前記データＲＯ
Ｍの各アドレスの特定ビットにより前記第２のセレクタ
を制御し前記データＲＯＭに保管された送信／受信要求
パケット又は送信／受信データを送信系のパスに送り込
み、その結果を受信系にフィードバックすると共に、受
信系のパスの出力はデータＲＯＭの内容と比較回路によ
り比較することを特徴とする。
スインタフェースマクロ回路の動作テスト方法は、受信
又はハンドシェークなどの応答をプロトコルに従いマク
ロ回路自身が自動的に行い、転送開始の要求を行わない
受動的なシリアルインタフェースマクロ回路の動作テス
ト方法において、前記マクロ回路の送信パスに第１及び
第２のセレクタとデータＲＯＭとを設け、外部のテスト
モード切り替え端子からのテスト切り替え信号により前
記第１のセレクタは前記マクロ回路とその他の内部回路
とを分離し、前記テスト切り替え信号と前記データＲＯ
Ｍの各アドレスの特定ビットにより前記第２のセレクタ
を制御し前記データＲＯＭに保管された送信／受信要求
パケット又は送信／受信データを送信系のパスに送り込
み、その結果を受信系にフィードバックすると共に、受
信系のパスの出力はデータＲＯＭの内容と比較回路によ
り比較することを特徴とする。
【００１１】本発明に係る他のシリアルバスインタフェ
ースマクロ回路の動作テスト方法は、送信ＦＩＦＯと内
部回路との間に第１のセレクタを設けると共に、パラレ
ル−シリアル変換回路と送信ＦＩＦＯの間にも第２のセ
レクタを設け、更に、第３のセレクタとハンドシェーク
応答回路との間にスイッチを設け、第１のセレクタと第
２のセレクタへの他方のデータ信号は外部に設けたＲＯ
Ｍのデータラインか、パケット生成シーケンサ又は線形
フィードバックシフトレジスタと接続され、テスト切り
替え信号にあわせてスイッチ及び第２のセレクタを制御
することを特徴とする。
ースマクロ回路の動作テスト方法は、送信ＦＩＦＯと内
部回路との間に第１のセレクタを設けると共に、パラレ
ル−シリアル変換回路と送信ＦＩＦＯの間にも第２のセ
レクタを設け、更に、第３のセレクタとハンドシェーク
応答回路との間にスイッチを設け、第１のセレクタと第
２のセレクタへの他方のデータ信号は外部に設けたＲＯ
Ｍのデータラインか、パケット生成シーケンサ又は線形
フィードバックシフトレジスタと接続され、テスト切り
替え信号にあわせてスイッチ及び第２のセレクタを制御
することを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。図１は本発明の
第１実施例を示すブロック図である。本実施例において
は、図１に示すように、ＴｘＦＩＦＯ７と内部回路５の
間にセレクタａが設けられている。また、パラレル−シ
リアル変換回路９とＴｘＦＩＦＯ７との間にもセレクタ
ｂが設けられている。更に、セレクタ２４とハンドシェ
ーク応答回路２３との間にスイッチｃが設けられてい
る。セレクタａとｂへの他方のデータ信号は外部に設け
たＲＯＭのデータラインと接続される。本ＲＯＭには送
信／受信要求のパケットデータ、送信データ、受信デー
タを保管する。また、このＲＯＭの各アドレスの特定ビ
ットは送信／受信要求パケットを示すフラグ、送信デー
タであることを示すフラグビットとする。これらのビッ
トによりテスト切り替え信号とあわせて、スイッチｃ及
びセレクタｂの制御を行う。また、ＲｘＦＩＦＯ６とプ
ロトコル制御回路２２の出力２９は内部回路以外に比較
回路１７に入力され、他方はデータＲＯＭ１６と結線さ
れ、送信データと受信結果が一致したか否かを判定す
る。ＲＯＭ１６のアドレス生成回路とマクロ回路２の制
御信号の生成回路はマクロ回路２のシステムクロックを
分周したクロックで動作する。
付の図面を参照して具体的に説明する。図１は本発明の
第１実施例を示すブロック図である。本実施例において
は、図１に示すように、ＴｘＦＩＦＯ７と内部回路５の
間にセレクタａが設けられている。また、パラレル−シ
リアル変換回路９とＴｘＦＩＦＯ７との間にもセレクタ
ｂが設けられている。更に、セレクタ２４とハンドシェ
ーク応答回路２３との間にスイッチｃが設けられてい
る。セレクタａとｂへの他方のデータ信号は外部に設け
たＲＯＭのデータラインと接続される。本ＲＯＭには送
信／受信要求のパケットデータ、送信データ、受信デー
タを保管する。また、このＲＯＭの各アドレスの特定ビ
ットは送信／受信要求パケットを示すフラグ、送信デー
タであることを示すフラグビットとする。これらのビッ
トによりテスト切り替え信号とあわせて、スイッチｃ及
びセレクタｂの制御を行う。また、ＲｘＦＩＦＯ６とプ
ロトコル制御回路２２の出力２９は内部回路以外に比較
回路１７に入力され、他方はデータＲＯＭ１６と結線さ
れ、送信データと受信結果が一致したか否かを判定す
る。ＲＯＭ１６のアドレス生成回路とマクロ回路２の制
御信号の生成回路はマクロ回路２のシステムクロックを
分周したクロックで動作する。
【００１３】次に、本発明の第１実施例の動作について
説明する。送信動作テストでは、テストモードに切り替
えることにより、先ず、データＲＯＭ１６に保管された
送信要求のパケットデータがセレクタｂを通してパラレ
ル−シリアル変換回路９に入力される。このとき、異常
なパケットヘッダの追加が行われないように、スイッチ
ｃの制御をＲＯＭ内の送信／受信要求パケットを示すフ
ラグとテスト切り替え信号によって行う。パラレル−シ
リアル変換回路９に入力された送信要求のパケットは変
調回路１0を通して出力され、復調回路１１にフィード
バックされる。以降ビットスタッフィングの削除２0、
ＣＲＣの比較１８を通してプロトコル制御回路２２へわ
たされる。送信の場合、マクロ回路はＴｘＦＩＦＯ７へ
の書き込みを要求してくるので、セレクタａを通してデ
ータＲＯＭ１６から送信データを書き込む。これによ
り、通常のデータ送信プロセスをマクロ回路は実行す
る。送信が完了したら、データＲＯＭ１６に保管された
ハンドシェークパケットデータをセレクタｂを通してパ
ラレル−シリアル変換回路９に入力し、異常なパケット
ヘッダの追加が行われないように、スイッチｃの制御を
ＲＯＭ内の送信／受信要求パケットを示すフラグとテス
ト切り替え信号によって行う。このハンドシェークパケ
ットは受信回路にフィードバックされ、送信プロセスを
完全に確認できる。
説明する。送信動作テストでは、テストモードに切り替
えることにより、先ず、データＲＯＭ１６に保管された
送信要求のパケットデータがセレクタｂを通してパラレ
ル−シリアル変換回路９に入力される。このとき、異常
なパケットヘッダの追加が行われないように、スイッチ
ｃの制御をＲＯＭ内の送信／受信要求パケットを示すフ
ラグとテスト切り替え信号によって行う。パラレル−シ
リアル変換回路９に入力された送信要求のパケットは変
調回路１0を通して出力され、復調回路１１にフィード
バックされる。以降ビットスタッフィングの削除２0、
ＣＲＣの比較１８を通してプロトコル制御回路２２へわ
たされる。送信の場合、マクロ回路はＴｘＦＩＦＯ７へ
の書き込みを要求してくるので、セレクタａを通してデ
ータＲＯＭ１６から送信データを書き込む。これによ
り、通常のデータ送信プロセスをマクロ回路は実行す
る。送信が完了したら、データＲＯＭ１６に保管された
ハンドシェークパケットデータをセレクタｂを通してパ
ラレル−シリアル変換回路９に入力し、異常なパケット
ヘッダの追加が行われないように、スイッチｃの制御を
ＲＯＭ内の送信／受信要求パケットを示すフラグとテス
ト切り替え信号によって行う。このハンドシェークパケ
ットは受信回路にフィードバックされ、送信プロセスを
完全に確認できる。
【００１４】受信動作テストでは、先ず、データＲＯＭ
１６に保管された受信要求のパケットデータがセレクタ
ｂを通してパラレル−シリアル変換回路９に入力され
る。このとき、異常なパケットヘッダの追加が行われな
いように、スイッチｃの制御をＲＯＭ内の送信／受信要
求パケットを示すフラグとテスト切り替え信号によって
行う。パラレル−シリアル変換回路９に入力された受信
要求のパケットは変調回路１0を通して出力され、復調
回路１１にフィードバックされる。以降、ビットスタッ
フィングの削除２0、ＣＲＣの比較１８を通してプロト
コル制御回路２２へわたされる。続いて、セレクタｂを
通してデータＲＯＭ１６から受信データを書き込み、変
調回路１0を経由して復調回路１１にわたす。これによ
り、通常のデータ受信プロセスをマクロ回路は実行す
る。受信した結果はＲｘＦＩＦＯ６を通して出力される
ので、データＲＯＭから送信系に書き込んだデータと比
較回路１７で比較することにより受信部のテストができ
る。更に続いて、ハンドシェークが変調回路１１を通し
て出力する。
１６に保管された受信要求のパケットデータがセレクタ
ｂを通してパラレル−シリアル変換回路９に入力され
る。このとき、異常なパケットヘッダの追加が行われな
いように、スイッチｃの制御をＲＯＭ内の送信／受信要
求パケットを示すフラグとテスト切り替え信号によって
行う。パラレル−シリアル変換回路９に入力された受信
要求のパケットは変調回路１0を通して出力され、復調
回路１１にフィードバックされる。以降、ビットスタッ
フィングの削除２0、ＣＲＣの比較１８を通してプロト
コル制御回路２２へわたされる。続いて、セレクタｂを
通してデータＲＯＭ１６から受信データを書き込み、変
調回路１0を経由して復調回路１１にわたす。これによ
り、通常のデータ受信プロセスをマクロ回路は実行す
る。受信した結果はＲｘＦＩＦＯ６を通して出力される
ので、データＲＯＭから送信系に書き込んだデータと比
較回路１７で比較することにより受信部のテストができ
る。更に続いて、ハンドシェークが変調回路１１を通し
て出力する。
【００１５】図２は本発明の第２実施例を示す。本構成
では図１と同様にＴｘＦＩＦＯ７と内部回路５の間にセ
レクタａを設ける。また、パラレル−シリアル変換回路
９とＴｘＦＩＦＯ７の間にもセレクタｂを設ける。更
に、セレクタ２４とハンドシェーク応答回路２３の間に
スイッチｃを設ける。セレクタａへの他方の入力はＬＦ
ＳＲ（線形フィードバックシフトレジスタ：Linear Fee
dback Shift Register）１３と接続され、セレクタｂへ
の他方のデータ信号はＬＦＳＲ１３から与えられる。本
ＲＯＭには送信／受信要求のパケットデータ及びハンド
シェークを保管する。また、このＲＯＭの各アドレスの
特定ビットは送信／受信要求パケットを示すフラグとす
る。これらのビットによりテスト切り替え信号とあわせ
て、スイッチｃ及びセレクタｂの制御を行う。また、Ｒ
ｘＦＩＦＯ６とプロトコル制御信号２２の出力は内部回
路以外に比較回路１７に入力され、他方はＬＦＳＲ１３
と結線され、送信データと受信データが一致されたか否
かを判定する。この例で送信／受信データはデータＲＯ
Ｍ１６ではなく、ＬＦＳＲ１３によって生成される。
では図１と同様にＴｘＦＩＦＯ７と内部回路５の間にセ
レクタａを設ける。また、パラレル−シリアル変換回路
９とＴｘＦＩＦＯ７の間にもセレクタｂを設ける。更
に、セレクタ２４とハンドシェーク応答回路２３の間に
スイッチｃを設ける。セレクタａへの他方の入力はＬＦ
ＳＲ（線形フィードバックシフトレジスタ：Linear Fee
dback Shift Register）１３と接続され、セレクタｂへ
の他方のデータ信号はＬＦＳＲ１３から与えられる。本
ＲＯＭには送信／受信要求のパケットデータ及びハンド
シェークを保管する。また、このＲＯＭの各アドレスの
特定ビットは送信／受信要求パケットを示すフラグとす
る。これらのビットによりテスト切り替え信号とあわせ
て、スイッチｃ及びセレクタｂの制御を行う。また、Ｒ
ｘＦＩＦＯ６とプロトコル制御信号２２の出力は内部回
路以外に比較回路１７に入力され、他方はＬＦＳＲ１３
と結線され、送信データと受信データが一致されたか否
かを判定する。この例で送信／受信データはデータＲＯ
Ｍ１６ではなく、ＬＦＳＲ１３によって生成される。
【００１６】図３は本発明の第３実施例を示す。本構成
では送信／受信要求のパケットデータ及びハンドシェー
クを保管していたＲＯＭの代わりに、パケット生成シー
ケンサ４を利用している。転送要求のパケット構成など
はプロトコルとして定義されているため、そのプロトコ
ル定義に従い、パケットデータの生成を行うシーケンサ
に置き換えることが可能である。
では送信／受信要求のパケットデータ及びハンドシェー
クを保管していたＲＯＭの代わりに、パケット生成シー
ケンサ４を利用している。転送要求のパケット構成など
はプロトコルとして定義されているため、そのプロトコ
ル定義に従い、パケットデータの生成を行うシーケンサ
に置き換えることが可能である。
【００１７】図４の例では送信／受信要求のパケットデ
ータで異なるＣＲＣ長を使用する場合のＣＲＣ生成回路
の制御フラグを外部データＲＯＭ１６又はパケット生成
シーケンサに持たせた場合である。この種の自動応答マ
クロ回路では、送信／受信要求信号の受信結果は制御フ
ラグという形でマクロ回路２から出力される。そこで、
図５の例では外部データＲＯＭ又はパケット生成シーケ
ンサの出力をデコーダ３０でデコードし、このデコード
結果とマクロ回路からの制御フラグの比較を行うもので
ある。
ータで異なるＣＲＣ長を使用する場合のＣＲＣ生成回路
の制御フラグを外部データＲＯＭ１６又はパケット生成
シーケンサに持たせた場合である。この種の自動応答マ
クロ回路では、送信／受信要求信号の受信結果は制御フ
ラグという形でマクロ回路２から出力される。そこで、
図５の例では外部データＲＯＭ又はパケット生成シーケ
ンサの出力をデコーダ３０でデコードし、このデコード
結果とマクロ回路からの制御フラグの比較を行うもので
ある。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
データの送信、受信又はハンドシェークなどの応答をプ
ロトコルに従いマクロ回路自身が自動的に行うシリアル
インタフェースマクロ回路において、特に転送開始の要
求を行わない受動的なマクロ回路の送信パスの２カ所に
セレクタを設け、外部のデータＲＯＭに保管された送信
／受信要求パケット又は送信／受信データを送信系のパ
スに送り込み、その結果を受信系にフィードバックする
ようにし、更に、受信系のパスの出力はデータＲＯＭの
内容と比較回路で比較されるようになっているため、送
受信の動作テストのために必要となる外部テスト端子は
テストモード切替えと比較結果の出力端子の二つだけで
容易にテストが行えるだけでなく、送信系のＣＲＣ生成
回路、ビットスタッフィング挿入回路をそのまま流用で
きるので、データＲＯＭ内にＣＲＣ及びビットスタッフ
ィングを考慮したデータを持つ必要がないため、テスト
データを保管するＲＯＭ規模を削減できる。例えば、デ
ータが１ｂｙｔｅ単位で送出され、ＣＲＣが２ｂｙｔｅ
で制御フラグのビットが１ｂｙｔｅ分である場合は、従
来のビルトインセルフテストの方法では１つの転送に４
ｂｙｔｅのＲＯＭ領域が必要（ビットスタッフィングが
発生するようなケースではさらに増加する）であるが、
本発明ではＣＲＣ分を除いた２ｂｙｔｅ分のみのＲＯＭ
領域ですむ。また、本発明ではデータの送信又は受信及
びハンドシェークなどの応答をプロトコルに従いマクロ
回路自身が自動的に行うシリアルインタフェースマクロ
回路において、特に転送開始の要求を行わない受動的な
マクロ回路に内部から送信／受信要求パケットを印加す
ることができるため、外部からのシリアル信号なしに外
部のマクロ回路の出力信号を送出させることができるの
で、マクロ回路に接続されるシリアルバスバッファの特
性をシステム動作ではなくマクロ回路とあわせた状態で
もテストすることができる。
データの送信、受信又はハンドシェークなどの応答をプ
ロトコルに従いマクロ回路自身が自動的に行うシリアル
インタフェースマクロ回路において、特に転送開始の要
求を行わない受動的なマクロ回路の送信パスの２カ所に
セレクタを設け、外部のデータＲＯＭに保管された送信
／受信要求パケット又は送信／受信データを送信系のパ
スに送り込み、その結果を受信系にフィードバックする
ようにし、更に、受信系のパスの出力はデータＲＯＭの
内容と比較回路で比較されるようになっているため、送
受信の動作テストのために必要となる外部テスト端子は
テストモード切替えと比較結果の出力端子の二つだけで
容易にテストが行えるだけでなく、送信系のＣＲＣ生成
回路、ビットスタッフィング挿入回路をそのまま流用で
きるので、データＲＯＭ内にＣＲＣ及びビットスタッフ
ィングを考慮したデータを持つ必要がないため、テスト
データを保管するＲＯＭ規模を削減できる。例えば、デ
ータが１ｂｙｔｅ単位で送出され、ＣＲＣが２ｂｙｔｅ
で制御フラグのビットが１ｂｙｔｅ分である場合は、従
来のビルトインセルフテストの方法では１つの転送に４
ｂｙｔｅのＲＯＭ領域が必要（ビットスタッフィングが
発生するようなケースではさらに増加する）であるが、
本発明ではＣＲＣ分を除いた２ｂｙｔｅ分のみのＲＯＭ
領域ですむ。また、本発明ではデータの送信又は受信及
びハンドシェークなどの応答をプロトコルに従いマクロ
回路自身が自動的に行うシリアルインタフェースマクロ
回路において、特に転送開始の要求を行わない受動的な
マクロ回路に内部から送信／受信要求パケットを印加す
ることができるため、外部からのシリアル信号なしに外
部のマクロ回路の出力信号を送出させることができるの
で、マクロ回路に接続されるシリアルバスバッファの特
性をシステム動作ではなくマクロ回路とあわせた状態で
もテストすることができる。
【図１】本発明の第１実施例を示すブロック図である。
【図２】本発明の第２実施例を示すブロック図である。
【図３】本発明の第３実施例を示すブロック図である。
【図４】本発明の第４実施例を示すブロック図である。
【図５】本発明の第５実施例を示すブロック図である。
【図６】従来のシリアルバスインタフェースマクロの動
作テスト方法を示すブロック図である。
作テスト方法を示すブロック図である。
【図７】同じくそのシリアルバスインタフェースマクロ
の詳細を示すブロック図である。
の詳細を示すブロック図である。
【図８】従来方法を示すブロック図である。
【図９】同じく従来方法を示すブロック図である。
ａ、ｂ：セレクタ ｃ：スイッチ １：シリアルバスＩ／Ｆバッファ ２：シリアルバスＩ／Ｆマクロ ３：Ｉ／Ｆバッファ ４：パケット生成シーケンサ ５：内部回路 ６：受信ＦＩＦＯ（ＲｘＦＩＦＯ） ７：送信ＦＩＦＯ（ＴｘＦＩＦＯ） ８：シリアル−パラレル変換回路 ９：パラレル−シリアル変換回路 １０：変調回路 １１：復調回路 １２：テストバス １３：ＬＦＳＲ １４：分周回路 １５：アドレス／制御信号生成 １６：データＲＯＭ １７：比較回路 １８：ＣＲＣ比較回路 １９：ＣＲＣ生成回路 ２０：ビットスタッフィング削除回路 ２１：ビットスタッフィング挿入回路 ２２：プロトコル制御回路 ２３：ハンドシェーク応答回路、バケットヘッダ付加 ２４：セレクタ ２５：受信データライン ２６：送信データライン ２８：制御入力 ２９：制御出力 ３０：デコーダ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−137038（ＪＰ，Ａ) 特開 昭62−214446（ＪＰ，Ａ) 特開 平４−70933（ＪＰ，Ａ) 特開 昭51−113547（ＪＰ，Ａ) 特開 平５−336210（ＪＰ，Ａ) 特開 平１−184550（ＪＰ，Ａ) 実開 平４−36652（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/277 G06F 13/00 G01R 31/28 - 31/30
Claims (6)
- 【請求項１】 データの送信、受信又はハンドシェーク
などの応答をプロトコルに従いマクロ回路自身が自動的
に行い、転送開始の要求を行わない受動的なシリアルイ
ンタフェースマクロ回路の動作テスト方法において、前
記マクロ回路の送信パスに第１及び第２のセレクタとデ
ータＲＯＭとを設け、外部のテストモード切り替え端子
からのテスト切り替え信号により前記第１のセレクタは
前記マクロ回路とその他の内部回路とを分離し、前記テ
スト切り替え信号と前記データＲＯＭの各アドレスの特
定ビットにより前記第２のセレクタを制御し前記データ
ＲＯＭに保管された送信／受信要求パケット又は送信／
受信データを送信系のパスに送り込み、その結果を受信
系にフィードバックすると共に、受信系のパスの出力は
データＲＯＭの内容と比較回路により比較することを特
徴とするシリアルバスインタフェースマクロ回路の動作
テスト方法。 - 【請求項２】 送信ＦＩＦＯと内部回路との間に第１の
セレクタを設けると共に、パラレル−シリアル変換回路
と送信ＦＩＦＯの間にも第２のセレクタを設け、更に、
第３のセレクタとハンドシェーク応答回路との間にスイ
ッチを設け、第１のセレクタと第２のセレクタへの他方
のデータ信号は外部に設けたＲＯＭのデータラインか、
パケット生成シーケンサ又は線形フィードバックシフト
レジスタと接続され、テスト切り替え信号にあわせてス
イッチ及び第２のセレクタを制御することを特徴とする
シリアルバスインタフェースマクロ回路の動作テスト方
法。 - 【請求項３】 送信／受信要求のパケットデータ、送信
データ、受信データ、ハンドシェークパケットデータを
ＲＯＭに格納することを特徴とする請求項２に記載のシ
リアルバスインタフェースマクロ回路の動作テスト方
法。 - 【請求項４】 前記ＲＯＭの各アドレスの特定ビットと
パケット生成シーケンサの特定の出力ビットは送信／受
信要求パケットを示すフラグ、送信データであることを
示すフラグビットであることを特徴とする請求項２又は
３に記載のシリアルバスインタフェースマクロ回路の動
作テスト方法。 - 【請求項５】 受信ＦＩＦＯとプロトコル制御信号の出
力は内部回路以外に比較回路に入力され、この比較回路
の他方はデータＲＯＭ、線形フィードバック シフトレジ
スタ及びＲＯＭのデータかパケット生成シーケンサの出
力デコード結果と結線され、送信データと受信データが
一致されたか否かを判定することを特徴とする請求項２
乃至４のいずれか１項に記載のシリアルバスインタフェ
ースマクロ回路の動作テスト方法。 - 【請求項６】 前記ＲＯＭのアドレス生成回路とマクロ
回路の制御信号の生成回路はマクロ回路のシステムクロ
ックを分周したクロックで動作することを特徴とする請
求項２乃至５のいずれか１項に記載のシリアルバスイン
タフェースマクロ回路の動作テスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13088898A JP3194371B2 (ja) | 1998-05-13 | 1998-05-13 | シリアルバスインタフェースマクロ回路の動作テスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13088898A JP3194371B2 (ja) | 1998-05-13 | 1998-05-13 | シリアルバスインタフェースマクロ回路の動作テスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11327948A JPH11327948A (ja) | 1999-11-30 |
| JP3194371B2 true JP3194371B2 (ja) | 2001-07-30 |
Family
ID=15045059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13088898A Expired - Fee Related JP3194371B2 (ja) | 1998-05-13 | 1998-05-13 | シリアルバスインタフェースマクロ回路の動作テスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3194371B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100407563B1 (ko) * | 2001-06-16 | 2003-12-01 | 삼성전자주식회사 | 유니버셜 시리얼 버스 장치 |
| JP5245653B2 (ja) * | 2008-09-01 | 2013-07-24 | 富士通セミコンダクター株式会社 | 半導体集積回路装置 |
-
1998
- 1998-05-13 JP JP13088898A patent/JP3194371B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11327948A (ja) | 1999-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6862699B2 (en) | Apparatus for testing functions of communication apparatus | |
| US7664104B2 (en) | PPP terminating equipment, network equipment and method of responding to LCP echo requirement | |
| US6697366B1 (en) | Ethernet memory management system and methods for operation thereof | |
| US7421527B2 (en) | Transmission apparatus and transmission method | |
| JP3194371B2 (ja) | シリアルバスインタフェースマクロ回路の動作テスト方法 | |
| US7134070B2 (en) | Checksum determination | |
| US6192409B1 (en) | X.25 network connection for X.25 protocol communication used in a full electronic switching system | |
| US5724615A (en) | Communication circuit receiving data selectably synchronized to the rising or falling edge of a timing signal provided from the data source | |
| CN111274182B (zh) | 一种总线地址拓展的方法及装置 | |
| JP2006304011A (ja) | インタフェース回路 | |
| CN112925684B (zh) | 建链逻辑的测试方法及相关设备 | |
| JPH1084384A (ja) | パケットデータ通信における負荷試験装置 | |
| KR100260900B1 (ko) | 비동기식 전송모드 통신시스템에 있어서 세그멘테이션장치 및방법 | |
| US6646992B1 (en) | Communication control method and equipment for implementing the same | |
| KR19990070284A (ko) | 이중화 운용 시스템에서 중앙처리장치 절체시 데이터 안정화방법 | |
| JPH09293047A (ja) | マイクロコンピュータのデータ転送装置 | |
| JPH1078925A (ja) | 通信装置 | |
| JPH05300199A (ja) | シリアルデータ転送装置 | |
| JPH08223192A (ja) | 伝送装置 | |
| JPH04236537A (ja) | データ通信方式 | |
| JPH06224978A (ja) | Ｈｄｌｃ送受信回路の試験回路 | |
| JPS6160164A (ja) | デ−タ転送装置 | |
| JPH05130162A (ja) | データ転送方式 | |
| JPH06236348A (ja) | データ伝送方式 | |
| JPS6367944A (ja) | 通信制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |