JPH1078925A - 通信装置 - Google Patents
通信装置Info
- Publication number
- JPH1078925A JPH1078925A JP8234897A JP23489796A JPH1078925A JP H1078925 A JPH1078925 A JP H1078925A JP 8234897 A JP8234897 A JP 8234897A JP 23489796 A JP23489796 A JP 23489796A JP H1078925 A JPH1078925 A JP H1078925A
- Authority
- JP
- Japan
- Prior art keywords
- mpu
- data
- control circuit
- communication
- communication device
- Prior art date
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Abstract
(57)【要約】
【課題】 メインＭＰＵの負荷を低減する。
【解決手段】 図示せぬメインＭＰＵが直接ＵＳＡＲＴ
５を制御するのではなく、デュアルポートＲＡＭ２を介
して他のＭＰＵ３がＵＳＡＲＴ３を制御するものとし
た。これにより、図示せぬメインＭＰＵの負荷を低減す
ることができる。
５を制御するのではなく、デュアルポートＲＡＭ２を介
して他のＭＰＵ３がＵＳＡＲＴ３を制御するものとし
た。これにより、図示せぬメインＭＰＵの負荷を低減す
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は通信装置に関し、特
にマイクロプロセッサ（以下、ＭＰＵ：Ｍｉｃｒｏ Ｐ
ｒｏｃｅｓｓｉｎｇ Ｕｎｉｔという）を搭載し伝送路
を通して物理的に離れた地点にある他の機器・装置とデ
ータの授受を行う通信装置に関する。
にマイクロプロセッサ（以下、ＭＰＵ：Ｍｉｃｒｏ Ｐ
ｒｏｃｅｓｓｉｎｇ Ｕｎｉｔという）を搭載し伝送路
を通して物理的に離れた地点にある他の機器・装置とデ
ータの授受を行う通信装置に関する。
【０００２】
【従来の技術】一般に、設定器―制御器間，クライアン
ト―サーバ間，遠隔表示器等、物理的に離れた地点間で
ＭＰＵがデータの授受を行う際、必ず通信用デバイスと
伝送路とによる通信が必要である。従来、この種の装置
においては、通信用デバイス（以下、ＵＳＡＲＴ：Ｕｎ
ｉｖｅｒｓａｌ Ｓｙｎｃｈｒｏｎｏｕｓ／Ａｓｙｎｃ
ｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔ
ｔｅｒ）が設けられ、ＭＰＵが直接ＵＳＡＲＴの制御を
行っていた。
ト―サーバ間，遠隔表示器等、物理的に離れた地点間で
ＭＰＵがデータの授受を行う際、必ず通信用デバイスと
伝送路とによる通信が必要である。従来、この種の装置
においては、通信用デバイス（以下、ＵＳＡＲＴ：Ｕｎ
ｉｖｅｒｓａｌ Ｓｙｎｃｈｒｏｎｏｕｓ／Ａｓｙｎｃ
ｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔ
ｔｅｒ）が設けられ、ＭＰＵが直接ＵＳＡＲＴの制御を
行っていた。
【０００３】この従来の通信装置の構成が図４に示され
ている。同図において、従来の通信装置は、伝送路６と
接続されたＵＳＡＲＴ５を含んで構成されている。この
ＵＳＡＲＴ５は、図示せぬＭＰＵの周辺回路の一部とし
てＭＰＵバス１に直接接続されている。７はＭＰＵバス
１上のアドレスバスに接続されＵＳＡＲＴ５にチップセ
レクト信号ＣＳを与えるためのアドレスデコーダ、８は
ＭＰＵバス１上のクロックＣＣＬＫを分周してＵＳＡＲ
Ｔ５に与える分周器である。なお、伝送路６側にはトラ
ンシーバやレシーバが設けられるのが一般的である。
ている。同図において、従来の通信装置は、伝送路６と
接続されたＵＳＡＲＴ５を含んで構成されている。この
ＵＳＡＲＴ５は、図示せぬＭＰＵの周辺回路の一部とし
てＭＰＵバス１に直接接続されている。７はＭＰＵバス
１上のアドレスバスに接続されＵＳＡＲＴ５にチップセ
レクト信号ＣＳを与えるためのアドレスデコーダ、８は
ＭＰＵバス１上のクロックＣＣＬＫを分周してＵＳＡＲ
Ｔ５に与える分周器である。なお、伝送路６側にはトラ
ンシーバやレシーバが設けられるのが一般的である。
【０００４】ＭＰＵバス１のデータバスには、ＵＳＡＲ
Ｔ５のデータ端子Ｄ０〜Ｄ７が接続され、また読出端子
ＩＯＲＤ及び書込端子ＩＯＷＲも接続されている。ＵＳ
ＡＲＴ５の出力端子ＴｘＤ及びＲｘＤは伝送路６に接続
されている。
Ｔ５のデータ端子Ｄ０〜Ｄ７が接続され、また読出端子
ＩＯＲＤ及び書込端子ＩＯＷＲも接続されている。ＵＳ
ＡＲＴ５の出力端子ＴｘＤ及びＲｘＤは伝送路６に接続
されている。
【０００５】かかる構成において、図示せぬＭＰＵから
伝送路６への送信の場合、ＭＰＵはＵＳＡＲＴ５の送信
バッファの状態を監視しながらＵＳＡＲＴ５にデータを
書込む。これにより、ＭＰＵは伝送路６に通信データを
送出することができる。
伝送路６への送信の場合、ＭＰＵはＵＳＡＲＴ５の送信
バッファの状態を監視しながらＵＳＡＲＴ５にデータを
書込む。これにより、ＭＰＵは伝送路６に通信データを
送出することができる。
【０００６】一方、伝送路６からＭＰＵへの受信の場
合、ＭＰＵがＵＳＡＲＴ５に対し、ステータスポーリン
グ又は割込待ち処理を行うことで、ＵＳＡＲＴ５がデー
タを受信する毎にＵＳＡＲＴ５の受信バッフアの読出し
すなわち受信処理を行う。
合、ＭＰＵがＵＳＡＲＴ５に対し、ステータスポーリン
グ又は割込待ち処理を行うことで、ＵＳＡＲＴ５がデー
タを受信する毎にＵＳＡＲＴ５の受信バッフアの読出し
すなわち受信処理を行う。
【０００７】ここで、図５には、従来の通信装置におけ
る処理の一例がフローチャートにより示されている。図
に示されているように、従来の装置では、初期設定（ス
テップ５０）及び通常処理（ステップ５１）からなるメ
イン処理が行われる。また従来の装置では、ＵＳＡＲＴ
５からの割込みｉｎｔに応答して割込処理も行われる。
この割込処理では、まずデータ１バイトを取込み（ステ
ップ５２）、これをメモリに展開する（ステップ５
３）。次に、デリミタが存在しなければそのままもとの
処理に復帰し（ステップ５４→５６）、存在する場合は
チェックサムよるエラー処理を行った後でもとの処理に
復帰する（ステップ５４→５５→５６）。
る処理の一例がフローチャートにより示されている。図
に示されているように、従来の装置では、初期設定（ス
テップ５０）及び通常処理（ステップ５１）からなるメ
イン処理が行われる。また従来の装置では、ＵＳＡＲＴ
５からの割込みｉｎｔに応答して割込処理も行われる。
この割込処理では、まずデータ１バイトを取込み（ステ
ップ５２）、これをメモリに展開する（ステップ５
３）。次に、デリミタが存在しなければそのままもとの
処理に復帰し（ステップ５４→５６）、存在する場合は
チェックサムよるエラー処理を行った後でもとの処理に
復帰する（ステップ５４→５５→５６）。
【０００８】
【発明が解決しようとする課題】上述したように、ＭＰ
Ｕによるシリアル通信を行う回路において、従来はその
入出力周辺デバイスとしてＭＰＵバス上に通信用ＬＳＩ
（ＵＳＡＲＴ）を配置し、ハードウェア的にはＵＳＡＲ
ＴをＭＰＵの入出力装置として構成するのが一般的であ
った。
Ｕによるシリアル通信を行う回路において、従来はその
入出力周辺デバイスとしてＭＰＵバス上に通信用ＬＳＩ
（ＵＳＡＲＴ）を配置し、ハードウェア的にはＵＳＡＲ
ＴをＭＰＵの入出力装置として構成するのが一般的であ
った。
【０００９】かかる従来の装置では、ステータスポーリ
ングや割込処理を伴うため、通信処理が複雑・厄介にな
るという欠点があった。なお、特開昭６２―６４１４７
号公報に記載されている通信機器においても割込処理を
行っており、同様な欠点がある。
ングや割込処理を伴うため、通信処理が複雑・厄介にな
るという欠点があった。なお、特開昭６２―６４１４７
号公報に記載されている通信機器においても割込処理を
行っており、同様な欠点がある。
【００１０】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は割込処理を伴
い複雑・厄介になりがちなプログラム上の通信処理を廃
し、プログラミング効率を向上し、ＭＰＵの負荷を低減
できる通信装置を提供することである。
るためになされたものであり、その目的は割込処理を伴
い複雑・厄介になりがちなプログラム上の通信処理を廃
し、プログラミング効率を向上し、ＭＰＵの負荷を低減
できる通信装置を提供することである。
【００１１】
【課題を解決するための手段】本発明による通信装置
は、主制御回路と外部伝送路との間に設けられ前記外部
伝送路との間でデータの授受を行う通信制御回路を含む
通信装置であって、前記主制御回路と前記通信制御回路
とに共通に設けられこれら両回路から夫々アクセスでき
る記憶手段を含み、前記記憶手段を介して前記主制御回
路と前記外部伝送路との間でデータ授受を行うようにし
たことを特徴とする。
は、主制御回路と外部伝送路との間に設けられ前記外部
伝送路との間でデータの授受を行う通信制御回路を含む
通信装置であって、前記主制御回路と前記通信制御回路
とに共通に設けられこれら両回路から夫々アクセスでき
る記憶手段を含み、前記記憶手段を介して前記主制御回
路と前記外部伝送路との間でデータ授受を行うようにし
たことを特徴とする。
【００１２】すなわち本発明では、ＭＰＵが直接ＵＳＡ
ＲＴを制御するのではなく、デュアルポートＲＡＭを介
してＵＳＡＲＴを制御するものとした。これにより、Ｍ
ＰＵの負荷を低減することができる。
ＲＴを制御するのではなく、デュアルポートＲＡＭを介
してＵＳＡＲＴを制御するものとした。これにより、Ｍ
ＰＵの負荷を低減することができる。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１４】図１は本発明による通信装置の実施の形態
を示すブロック図である。同図において、図４と同等部
分は同一符号により示されており、以下の説明では同等
部分の説明を省略する。
を示すブロック図である。同図において、図４と同等部
分は同一符号により示されており、以下の説明では同等
部分の説明を省略する。
【００１５】図１において、メインＭＰＵバス１をデュ
アルポートＲＡＭ（Ｄｕａｌ Ｐｏｒｔ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２及び２ｎｄ（セカン
ド）ＭＰＵ３を介してＵＳＡＲＴ５を接続した部分が本
装置の特徴とする部分である。つまり、デュアルポート
ＲＡＭ（ＤＰＲＡＭ）２は、図示せぬメインＭＰＵとＭ
ＰＵ３及びＵＳＡＲＴ５とに共通に設けられていること
になる。
アルポートＲＡＭ（Ｄｕａｌ Ｐｏｒｔ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２及び２ｎｄ（セカン
ド）ＭＰＵ３を介してＵＳＡＲＴ５を接続した部分が本
装置の特徴とする部分である。つまり、デュアルポート
ＲＡＭ（ＤＰＲＡＭ）２は、図示せぬメインＭＰＵとＭ
ＰＵ３及びＵＳＡＲＴ５とに共通に設けられていること
になる。
【００１６】なお、同図において、７はＭＰＵバス１上
のアドレスバスに接続されデュアルポートＲＡＭ２にチ
ップセレクト信号ＣＳを与えるためのアドレスデコー
ダ、４はＭＰＵ３及びＵＳＡＲＴ５に対して繰返し周波
数の異なるクロックφ１及びφ２を与えるクロックジェ
ネレータ（ＣＬＫ Ｇｅｎ）である。
のアドレスバスに接続されデュアルポートＲＡＭ２にチ
ップセレクト信号ＣＳを与えるためのアドレスデコー
ダ、４はＭＰＵ３及びＵＳＡＲＴ５に対して繰返し周波
数の異なるクロックφ１及びφ２を与えるクロックジェ
ネレータ（ＣＬＫ Ｇｅｎ）である。
【００１７】図示せぬメインＭＰＵは、同ＭＰＵの周辺
回路とのデータ授受を行うためにメインＭＰＵバス１を
有し、デュアルポートＲＡＭ２はこのメインＭＰＵの周
辺回路の一部をなす形で、メインＭＰＵバス１に接続さ
れる。一方、メインＭＰＵからみたＵＳＡＲＴ５側には
基本的な通信処理を専門に行うＭＰＵ３が配され、ＵＳ
ＡＲＴ５の制御を行っている。
回路とのデータ授受を行うためにメインＭＰＵバス１を
有し、デュアルポートＲＡＭ２はこのメインＭＰＵの周
辺回路の一部をなす形で、メインＭＰＵバス１に接続さ
れる。一方、メインＭＰＵからみたＵＳＡＲＴ５側には
基本的な通信処理を専門に行うＭＰＵ３が配され、ＵＳ
ＡＲＴ５の制御を行っている。
【００１８】デュアルポートＲＡＭ２のポートの一方は
メインＭＰＵバス１上の各信号線に接続され、他方はＭ
ＰＵ３の各端子に接続されている。このデュアルポート
ＲＡＭ２はビジー端子（ＢＵＳＹ）を有し、メインＭＰ
Ｕバス１及びＭＰＵ３から同時にはアクセスできないよ
うに制御される。デュアルポートＲＡＭ２とＭＰＵ３と
の間の読出信号（ＲＤ―ＭＲＤ）及び書込信号（ＷＲ―
ＭＷＲ）並びにアドレス信号、データ信号は図示せぬメ
モリにも接続されている。
メインＭＰＵバス１上の各信号線に接続され、他方はＭ
ＰＵ３の各端子に接続されている。このデュアルポート
ＲＡＭ２はビジー端子（ＢＵＳＹ）を有し、メインＭＰ
Ｕバス１及びＭＰＵ３から同時にはアクセスできないよ
うに制御される。デュアルポートＲＡＭ２とＭＰＵ３と
の間の読出信号（ＲＤ―ＭＲＤ）及び書込信号（ＷＲ―
ＭＷＲ）並びにアドレス信号、データ信号は図示せぬメ
モリにも接続されている。
【００１９】なお、デュアルポートＲＡＭ２は図示せぬ
デコーダに接続され、ＵＳＡＲＴ５は周辺回路にも接続
されている。
デコーダに接続され、ＵＳＡＲＴ５は周辺回路にも接続
されている。
【００２０】本装置においては、図２に示されているよ
うに、図示せぬメインＭＰＵのメモリ空間１００（００
００〜ＦＦＦＦ）とＭＰＵ３のメモリ空間２００（００
００〜ＦＦＦＦ）とは、デュアルポートＲＡＭのメモリ
空間３００により双方のメモリ空間の一部を共有してい
ると見ることができる。したがって、メインＭＰＵから
伝送路６を通してデータを送出する場合、メインＭＰＵ
は自己（メインＭＰＵ）のメモリ空間１００に送信デー
タをセットすることによりデータ送出を行うことができ
るのである。そして、ＭＰＵ３は、デュアルポートＲＡ
Ｍ２からデータを順次読出し、ＵＳＡＲＴ５の送信バッ
ファの状態を見ながらＵＳＡＲＴ５にデータを書込むこ
とにより伝送路６に通信データを送出することができる
のである。
うに、図示せぬメインＭＰＵのメモリ空間１００（００
００〜ＦＦＦＦ）とＭＰＵ３のメモリ空間２００（００
００〜ＦＦＦＦ）とは、デュアルポートＲＡＭのメモリ
空間３００により双方のメモリ空間の一部を共有してい
ると見ることができる。したがって、メインＭＰＵから
伝送路６を通してデータを送出する場合、メインＭＰＵ
は自己（メインＭＰＵ）のメモリ空間１００に送信デー
タをセットすることによりデータ送出を行うことができ
るのである。そして、ＭＰＵ３は、デュアルポートＲＡ
Ｍ２からデータを順次読出し、ＵＳＡＲＴ５の送信バッ
ファの状態を見ながらＵＳＡＲＴ５にデータを書込むこ
とにより伝送路６に通信データを送出することができる
のである。
【００２１】一方、伝送路６からメインＭＰＵへの受信
の場合、ＭＰＵ３がＵＳＡＲＴ５に対し、ステータスポ
ーリング又は割込待ち処理を行うことで、ＵＳＡＲＴ５
がデータを受信する毎にＵＳＡＲＴ５の受信バッフアの
読出しすなわち受信処理を行う。ＭＰＵ３が読出した受
信データは順次デュアルポートＲＡＭ２に書込まれる。
これにより、メインＭＰＵは随時デュアルポートＲＡＭ
２の内容を読出すことでデータの受信が可能となる。
の場合、ＭＰＵ３がＵＳＡＲＴ５に対し、ステータスポ
ーリング又は割込待ち処理を行うことで、ＵＳＡＲＴ５
がデータを受信する毎にＵＳＡＲＴ５の受信バッフアの
読出しすなわち受信処理を行う。ＭＰＵ３が読出した受
信データは順次デュアルポートＲＡＭ２に書込まれる。
これにより、メインＭＰＵは随時デュアルポートＲＡＭ
２の内容を読出すことでデータの受信が可能となる。
【００２２】ここで、図３には、本実施の形態による通
信装置における処理の一例がフローチャートにより示さ
れている。図に示されているように、本装置のメインＭ
ＰＵは、初期設定（ステップ３０）及び通常処理（ステ
ップ３１及び３３）並びに通信データ転送処理（ステッ
プ３２）からなるメイン処理が行われる。この場合、通
信データ転送処理（ステップ３２）は、上述したように
デュアルポートＲＡＭ２への書込みを行うだけである。
信装置における処理の一例がフローチャートにより示さ
れている。図に示されているように、本装置のメインＭ
ＰＵは、初期設定（ステップ３０）及び通常処理（ステ
ップ３１及び３３）並びに通信データ転送処理（ステッ
プ３２）からなるメイン処理が行われる。この場合、通
信データ転送処理（ステップ３２）は、上述したように
デュアルポートＲＡＭ２への書込みを行うだけである。
【００２３】そして、このデュアルポートＲＡＭ２から
読出されたデータは、サブＭＰＵ３によってＵＳＡＲＴ
５の送信エリアに書出され、伝送路６に送出される（ス
テップ３４）。また、伝送路６から受信してＵＳＡＲＴ
５の受信エリアに書込まれたデータは、サブＭＰＵ３に
よって読出されてデュアルポートＲＡＭ２に書込まれる
（ステップ３５）。
読出されたデータは、サブＭＰＵ３によってＵＳＡＲＴ
５の送信エリアに書出され、伝送路６に送出される（ス
テップ３４）。また、伝送路６から受信してＵＳＡＲＴ
５の受信エリアに書込まれたデータは、サブＭＰＵ３に
よって読出されてデュアルポートＲＡＭ２に書込まれる
（ステップ３５）。
【００２４】以上のように本装置では、デュアルポート
ＲＡＭとサブＭＰＵとを介してメインＭＰＵとＵＳＡＲ
Ｔとを連接しているので、送信の場合には、メインＭＰ
Ｕは自己のメモリ空間にデータをセットするだけで良
い。そして、実際の送信においては、サブＭＰＵがデー
タを取り出し、ヘッダコード等の必要処理及びＵＳＡＲ
Ｔ５の制御を行うことによって送信が行われるのであ
る。
ＲＡＭとサブＭＰＵとを介してメインＭＰＵとＵＳＡＲ
Ｔとを連接しているので、送信の場合には、メインＭＰ
Ｕは自己のメモリ空間にデータをセットするだけで良
い。そして、実際の送信においては、サブＭＰＵがデー
タを取り出し、ヘッダコード等の必要処理及びＵＳＡＲ
Ｔ５の制御を行うことによって送信が行われるのであ
る。
【００２５】一方、受信の場合も同様に、受信した通信
内容はサブＭＰＵが全て処理後にデュアルポートＲＡＭ
２に書込むため、メインＭＰＵはメモリ空間を参照する
だけで受信データを得ることができるのである。
内容はサブＭＰＵが全て処理後にデュアルポートＲＡＭ
２に書込むため、メインＭＰＵはメモリ空間を参照する
だけで受信データを得ることができるのである。
【００２６】このように、本装置では、ヘッダ，デリミ
タ，エラー処理等通信に関わる必要処理やＵＳＡＲＴの
制御を外部ＭＰＵにて行い、データの授受にデュアルポ
ー卜ＲＡＭを使用しているため次の効果を得ることがで
きる。すなわち、送受信データはメインＭＰＵのメモリ
空間上に展開されているため、ＵＳＡＲＴの存在や制御
を意識せずにプログラミングすることができる。また、
通信に必要な処理を行う必要がないためメインＭＰＵの
負荷を低減することができる。
タ，エラー処理等通信に関わる必要処理やＵＳＡＲＴの
制御を外部ＭＰＵにて行い、データの授受にデュアルポ
ー卜ＲＡＭを使用しているため次の効果を得ることがで
きる。すなわち、送受信データはメインＭＰＵのメモリ
空間上に展開されているため、ＵＳＡＲＴの存在や制御
を意識せずにプログラミングすることができる。また、
通信に必要な処理を行う必要がないためメインＭＰＵの
負荷を低減することができる。
【００２７】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００２８】（４）前記記憶手段は、前記主制御回路と
前記通信制御回路とに共通のメモリ空間を有することを
特徴とする請求項１〜３のいずれかに記載の通信装置。
前記通信制御回路とに共通のメモリ空間を有することを
特徴とする請求項１〜３のいずれかに記載の通信装置。
【００２９】（５）前記外部伝送路はシリアル伝送路で
あることを特徴とする請求項１〜４のいずれかに記載の
通信装置。
あることを特徴とする請求項１〜４のいずれかに記載の
通信装置。
【００３０】（６）前記通信制御回路は、前記記憶手段
と前記外部伝送路との間のデータの授受を制御する制御
回路を含むことを特徴とする請求項１〜５のいずれかに
記載の通信装置。
と前記外部伝送路との間のデータの授受を制御する制御
回路を含むことを特徴とする請求項１〜５のいずれかに
記載の通信装置。
【００３１】
【発明の効果】以上説明したように本発明は、デュアル
ポートＲＡＭ等を介して通信を行うことで送受信データ
はメインＭＰＵのメモリ空間上に展開され、メインＭＰ
Ｕは通信デバイスの制御処理を行う必要がないため、通
信相手のタイミングによらず、メインＭＰＵの処理を実
行することができ、メインＭＰＵの負荷を低減すること
ができるという効果がある。
ポートＲＡＭ等を介して通信を行うことで送受信データ
はメインＭＰＵのメモリ空間上に展開され、メインＭＰ
Ｕは通信デバイスの制御処理を行う必要がないため、通
信相手のタイミングによらず、メインＭＰＵの処理を実
行することができ、メインＭＰＵの負荷を低減すること
ができるという効果がある。
【図１】本発明の実施の形態による通信装置の構成を示
すブロック図である。
すブロック図である。
【図２】図１中のデュアルポートＲＡＭのメモリ空間を
示す図である。
示す図である。
【図３】図１の通信装置の動作を示すフローチャートで
ある。
ある。
【図４】従来の通信装置を示すブロック図である。
【図５】図４の通信装置の動作を示すフローチャートで
ある。
ある。
１ メインＭＰＵバス ２ デュアルポートＲＡＭ ３ ＭＰＵ ４ クロックジェネレータ ５ ＵＳＡＲＴ
Claims (3)
- 【請求項１】 主制御回路と外部伝送路との間に設けら
れ前記外部伝送路との間でデータの授受を行う通信制御
回路を含む通信装置であって、前記主制御回路と前記通
信制御回路とに共通に設けられこれら両回路から夫々ア
クセスできる記憶手段を含み、前記記憶手段を介して前
記主制御回路と前記外部伝送路との間でデータ授受を行
うようにしたことを特徴とする通信装置。 - 【請求項２】 前記記憶手段は、前記主制御装置のバス
に接続されていることを特徴とする請求項１記載の通信
装置。 - 【請求項３】 前記記憶手段は、デュアルポートメモリ
であることを特徴とする請求項１又は２記載の通信装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8234897A JPH1078925A (ja) | 1996-09-05 | 1996-09-05 | 通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8234897A JPH1078925A (ja) | 1996-09-05 | 1996-09-05 | 通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1078925A true JPH1078925A (ja) | 1998-03-24 |
Family
ID=16978023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8234897A Withdrawn JPH1078925A (ja) | 1996-09-05 | 1996-09-05 | 通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1078925A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101833533A (zh) * | 2010-04-29 | 2010-09-15 | 上海工程技术大学 | Usart同步/异步串行通信传送显示电路及中断方法 |
-
1996
- 1996-09-05 JP JP8234897A patent/JPH1078925A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101833533A (zh) * | 2010-04-29 | 2010-09-15 | 上海工程技术大学 | Usart同步/异步串行通信传送显示电路及中断方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |