JP2001092804A - Ｅｅｐｒｏｍインターフェース内蔵マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 コストアップを防ぎながら、ＥＥＰＲＯＭイ
ンターフェース・ソフトウェアのコードサイズが小さ
く、ＥＥＰＲＯＭとの通信中にＣＰＵ負荷が少ないＥＥ
ＰＲＯＭインターフェース内蔵マイクロコンピュータを
提供すること。 【解決手段】 本発明のマイクロコンピュータは、通常
のＳＰＩのハードを少し改修したＥＥＰＲＯＭインター
フェースを内蔵しており、同インターフェースは、送受
信回路、ダミークロック信号生成回路、空読み手段およ
び送信データ生成手段をもつ。送受信回路は、マイクロ
コンピュータの集積回路の一部としてハードウェア的に
構成されており、ＣＰＵに負荷をかけることがない上に
処理速度が非常に速い。その結果、大きなインターフェ
ースソフトなしに、ＣＰＵに負担をかけることなく、高
速でＥＥＰＲＯＭとの送受信をすることができる。ま
た、ハードは小改修で済むのでコストアップはほとんど
ない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータの技術分野に属し、より詳しくは、ＥＥＰＲＯＭと
のシリアル通信に適したインターフェースを内蔵したマ
イクロコンピュータの技術分野に属する。

【０００２】

【従来の技術】マイクロコンピュータと他のデバイスと
のデータ通信においては、パラレル通信方式とシリアル
通信方式との大きく分けて二つの方式のうちいずれかが
採用されている。一般に、シリアル通信には、数本の信
号線でマイクロコンピュータと他のデバイスとの通信が
可能になるので、パラレル通信よりもずっと少ない信号
線での通信が可能であり、パッケージングおよび配線が
容易になるという利点がある。

【０００３】通常、図４に示すように、従来のマイクロ
コンピュータ１’と他のデバイス２’（ＥＥＰＲＯＭを
除く各種メモリや他のマイクロコンピュータ）との間で
シリアル通信が行われる際には、シリアルクロック端
子、データ送信端子およびデータ受信端子を介して通信
が行われる。この際に使用されるシリアル同期通信リソ
ースは、マイクロコンピュータに内蔵されたクロック同
期シリアルインターフェースであって、データの入力お
よび出力は、互いに半クロックずつずらして行われる。
すなわち、図５および図６に示すように、パルス状のク
ロック信号の立ち上がり時および立ち下がり時のうち一
方のタイミングに合わせてデータ送信端子からの出力が
始まり、逆に他方のタイミングに合わせてデータ受信端
子での読み込みが行われる。このような通常のシリアル
通信方式を、ＳＰＩ（シリアル・パラレル・インターフ
ェース）通信方式と呼ぶ。

【０００４】ここで、図４ないし図６において、ＣＳＮ
はチップセレクト端子（端子または信号、以下同様）、
ＳＣＫはシリアルクロック端子、ＣＴＸはデータ送信端
子、ＣＲＸはデータ受信端子、そしてＣＢＵＳＹは通信
ビジー端子である。これらの各端子での信号入出力の別
は、マスター側の従来のマイクロコンピュータ１’から
見て、ＣＳＮ，ＳＣＫ，ＣＴＸはポート出力であり、残
りのＣＲＸ，ＣＢＵＳＹはポート入力である。なお、図
５および図６の右端にそれぞれＬＳＢ／ＭＳＢとあるの
は、ＬＳＢファーストでもＭＳＢファーストでもデータ
通信が可能であるとの意である。また、図５と図６と
は、ＳＣＫのシリアルクロック信号タイミングが逆転し
ている点以外は、互いに同一である。

【０００５】一方、特別の通信ハードウェアなしに、従
来の通常のマイクロコンピュータとＥＥＰＲＯＭとの間
でシリアル通信を行う場合には、既存のポートリソース
を通信ソフトウェアで制御しながら通信を行っている。
すなわち、ＣＳ（ＢＵＳＹ），ＳＫ（ＣＳＫ），ＤＯ，
ＤＩに相当する各ポートの信号値を、通信ソフトウェア
で直接的に０か１に制御する。こうしてＥＥＰＲＯＭと
のシリアル通信が行われている間には、マイクロコンピ
ュータのＣＰＵは通信ソフトウェアの処理にかかりきり
になるので、他の処理を行うことができない。かといっ
て、他の処理を割り込みさせて時分割で並行処理させよ
うとすると、一回分の通信を細切れにし複数回に分割し
てシリアル通信を行わざるを得なくなるので、一回分の
通信にかかる所要時間が長くなる。それゆえ、他の処理
と並行して高速でＥＥＰＲＯＭと通信することができ
ず、不都合である。

【０００６】そればかりではなく、すでに明らかなよう
に、ＥＥＰＲＯＭとの通信方式では、前述のＳＰＩ通信
方式とデータ入出力タイミングが異なるので、マイクロ
コンピュータが通常内蔵しているＳＰＩ方式のシリアル
インターフェースをそのまま適用することは容易ではな
い。しかしながら、ＥＥＰＲＯＭの通信プロトコルはす
でに業界標準として確立されてしまっているので、マイ
クロコンピュータのインターフェースリソースをＥＥＰ
ＲＯＭモードに適合させざるを得ない。そこで、前述の
ように、マイクロコンピュータの側でＥＥＰＲＯＭとの
シリアル通信のために大きなインターフェース制御用ソ
フトウェアを用意し、同ソフトウェアによってマイクロ
コンピュータのデータ送受信タイミングを制御している
のが現状である。

【０００７】

【発明が解決しようとする課題】前述の従来技術では、
前述のようにマイクロコンピュータのソフトウェアによ
ってＥＥＰＲＯＭと入出力制御を行っているので、ＥＥ
ＰＲＯＭインターフェース制御用ソフトウェアのコード
サイズが大きくなるという不都合があった。すると、同
ソフトウェアを格納するために大きなＲＯＭ容量が必要
とされるという不都合が生じていた。そればかりではな
く、同ソフトウェアのコードサイズが大きいので、その
演算処理にＣＰＵタイムが少なからず消費されてしま
い、その間はＣＰＵが他の処理を行うことができないと
いう不都合があった。

【０００８】そこで本発明は、コストアップを防ぎなが
ら、ＥＥＰＲＯＭインターフェース制御用ソフトウェア
のコードサイズが小さく、ＥＥＰＲＯＭとの通信に要す
るＣＰＵ負荷が少ないＥＥＰＲＯＭインターフェース内
蔵マイクロコンピュータを提供することを解決すべき課
題とする。

【０００９】

【課題を解決するための手段】前記課題を解決するため
に、発明者は以下の手段を発明した。

【００１０】すなわち、マイクロコンピュータ側で、デ
ータ送信端子からのデータ出力に対し、データ受信端子
からのデータ入力を半ステップ遅らせるように、ＳＰＩ
用のハードウェア構成をわずかに改修するだけで済むこ
とを、発明者らは発見した。その結果、シリアルインタ
ーフェースをもつマイクロコンピュータが標準的に装備
している通信用ハードウェアをわずかに改修するだけ
で、ＥＥＰＲＯＭモードのタイミングでの通信が基本的
に可能になり、第１手段を発明するに至った。さらに、
第１手段を補完する目的で、第２手段および第３手段を
発明した。そして、第１手段、第２手段および第３手段
の全ての要件を揃えたマイクロコンピュータを試作して
ＥＥＰＲＯＭとの通信試験を行い、同マイクロコンピュ
ータが完璧に機能することを確認して本発明を完成させ
た。

【００１１】（第１手段）本発明の第１手段は、請求項
１記載のＥＥＰＲＯＭインターフェース内蔵マイクロコ
ンピュータである。

【００１２】本手段では、マイクロコンピュータのＥＥ
ＰＲＯＭインターフェースは、シリアルクロック信号の
立ち下がり時にデータ送信端子からの送信とデータ受信
端子での受信とを行う送受信回路をもつ。この送受信回
路により、データ入出力タイミングがハードウェア的に
同期させられているので、タイミング調整用のソフトウ
ェアが不要になり、また、出力データを待機させたり入
力データを読みとり処理するソフトウェアが大幅に簡素
化される。つまり、通常のＳＰＩモード用のインターフ
ェース・ハードウェアをわずかに改修するだけで、ＥＥ
ＰＲＯＭとの通信用のインターフェース・ソフトウェア
のコードサイズを大幅に低減することができる。

【００１３】それゆえ、同ソフトウェアを格納するため
のＲＯＭ容量はわずかで済むようになり、同ソフトウェ
アの処理時間が大幅に短縮され、短時間でのマイクロコ
ンピュータとＥＥＰＲＯＭとのシリアル通信が可能にな
る。そればかりではなく、同ソフトウェアの演算処理に
かかるＣＰＵタイムもわずかで済むので、ＥＥＰＲＯＭ
との通信に割かれるＣＰＵタイムが大幅に低減され、Ｃ
ＰＵがすぐに他の処理にかかることができるようにな
る。すなわち、シリアル通信はＥＥＰＲＯＭインターフ
ェースにほとんど任せきりにして、ＥＥＰＲＯＭとのシ
リアル通信を行っている間に、マイクロコンピュータの
ＣＰＵは他のタスクを処理することができるようにな
る。

【００１４】また、インターフェース・ハードウェアの
改修はわずかであるうえに、ＥＥＰＲＯＭモード用のイ
ンターフェース・ソフトウェアを格納するためのＲＯＭ
容量が少なくて済むので、コストアップはほとんどな
い。逆に、インターフェース・ソフトウェアの開発費用
とＲＯＭ容量との低減分により、かえってコストダウン
さえできる可能性がある。

【００１５】さらに、前述のように、本手段でのインタ
ーフェース・ハードウェアの構成は、通常のＳＰＩ通信
方式のものとわずかに違うにすぎないので、インターフ
ェース・ハードウェアをＳＰＩと兼用にすることも容易
である。兼用にしてもコストアップはわずかであるか
ら、マイクロコンピュータの汎用性の観点から見て、Ｓ
ＰＩおよびＥＥＰＲＯＭ兼用インターフェース・ハード
ウェアを備えたマイクロコンピュータとする事が望まし
い。

【００１６】したがって、本手段のＥＥＰＲＯＭインタ
ーフェース内蔵マイクロコンピュータによれば、コスト
アップを防ぎながら、ＥＥＰＲＯＭシリアルインターフ
ェース制御用ソフトウェアのコードサイズを大幅に低減
することができる。その結果、同ソフトウェアの格納に
必要とされるＲＯＭ容量が減るばかりではなく、短時間
でＥＥＰＲＯＭとの通信ができるようになるうえに、Ｃ
ＰＵをより有効に利用できるようになるという効果があ
る。

【００１７】（第２手段）本発明の第２手段は、請求項
２記載のＥＥＰＲＯＭインターフェース内蔵マイクロコ
ンピュータである。

【００１８】本手段では、ＥＥＰＲＯＭインターフェー
スは、データ受信端子でＥＥＰＲＯＭからの最終信号を
受信できるように、シリアルクロック信号が終了した後
でダミークロック信号を生成するダミークロック信号生
成回路をもつ。

【００１９】マイクロコンピュータがＥＥＰＲＯＭから
データを読み出す際には、通常のＳＰＩインターフェー
スを改修したＥＥＰＲＯＭインターフェースでは、最後
のシリアルクロック信号から後で読み出しデータの最後
の一ビットが送られてくる。それゆえ、通常のシリアル
クロック信号だけを参照していては、最後の一ビットを
読み落とすおそれが生じる。そこで本手段では、シリア
ルクロック信号が終了した後に、ＥＥＰＲＯＭインター
フェースの内部でダミークロック信号生成回路がダミー
クロック信号を生成することにより、ＥＥＰＲＯＭから
送られてくる最後の一ビットを確実に受信できるように
している。その結果、本手段のマイクロコンピュータ
は、ＥＥＰＲＯＭから送られてくる読み出しデータの最
後の一ビットに至るまで、読み落とすことなく受信する
ことができるようになる。

【００２０】したがって本手段によれば、前述の第１手
段の効果に加えて、ＳＰＩインターフェースからのハー
ドウェア改修がわずかであっても、ＥＥＰＲＯＭから送
られてきた受信データの最後の一ビットまで確実に受信
することができるようになるという効果がある。

【００２１】（第３手段）本発明の第３手段は、請求項
３記載のＥＥＰＲＯＭインターフェース内蔵マイクロコ
ンピュータである。

【００２２】本手段では、ＥＥＰＲＯＭインターフェー
スは、データ受信端子で受信する信号のうち前半の無意
味な信号を空読みする空読み手段と、データ送信端子か
らの送信データにダミーデータを付け加えて送信データ
のデータ長を調整することができる送信データ生成手段
とをもつ。

【００２３】すなわち、通常のＳＰＩインターフェース
ではデータの送受信を並行して行うようになっているの
で、ＳＰＩインターフェースを改修したＥＥＰＲＯＭイ
ンターフェースでは、以下の二つの不都合が生じる恐れ
がある。

【００２４】第一に、マイクロコンピュータがＥＥＰＲ
ＯＭに対して命令およびアドレスを送っている間に、マ
イクロコンピュータのＥＥＰＲＯＭインターフェース
が、データ受信端子にかかる電位を有意なデータとして
読み込んでしまう恐れがある。そこで本手段では、ＥＥ
ＰＲＯＭインターフェースに空読み手段を設けることに
より、データ受信端子で受信する信号のうち前半の無意
味な信号は、空読みされて読み捨てられるようになって
いる。その結果、本手段のマイクロコンピュータは、デ
ータ受信端子にかかる無意味な電位をＥＥＰＲＯＭから
の有意なデータとして読み込んでしまうという不都合
を、確実に防止することができる。

【００２５】第二に、ＥＥＰＲＯＭからのデータ読み出
し時において、マイクロコンピュータのＥＥＰＲＯＭイ
ンターフェースにおいて、データ送信端子からの電位が
不定であっては、ＥＥＰＲＯＭの動作に何らかの不具合
が起きる恐れがある。そこで本手段では、マイクロコン
ピュータのＥＥＰＲＯＭインターフェースに適正な送信
データ生成手段を設けることにより、データ送信端子か
らの送信データに無害なダミーデータを付け加えて、送
信データのデータ長を適正に調整することができるよう
にしてある。その結果、ＥＥＰＲＯＭからのデータ読み
出し時においても、データ送信端子からＥＥＰＲＯＭに
送られる信号は無害になり、ＥＥＰＲＯＭの誤動作は確
実に防止される。

【００２６】そればかりではなく、通常のＳＰＩにおい
ては、送受信できるデータの長さは８ビットか１６ビッ
トに限られるのが普通であるが、送信データ生成手段に
よりこのようなデータ長の拘束から解放される。すなわ
ち、ＥＥＰＲＯＭと送受信すべきデータの長さに合わせ
て送信データにダミーデータを付け加えて送信データ長
を調整することにより、８ビットや１６ビット以外の長
さのデータでも送受しすることができるようになる。

【００２７】一例を挙げてより詳しく説明すると、ＥＥ
ＰＲＯＭからのデータ読み出し時には、マイクロコンピ
ュータからの送信データは、［ダミーデータ］＋［送信
データ］＋［受信データ長のダミーデータ］という構成
で、希望の受信データ長に合わせて送信される。逆に、
ＥＥＰＲＯＭへのデータ書き込み時には、マイクロコン
ピュータからの送信データは、［ダミーデータ］＋［送
信データ］という構成で、希望の送信データ長に合わせ
て送信される。その結果、送受信のデータ長が所望の長
さに設定できるようになるので、ＥＥＰＲＯＭとの通信
においてデータ長に関する自由度が増す。

【００２８】したがって本手段によれば、前述の第１手
段または第２手段の効果に加えて、ＳＰＩインターフェ
ースからのハードウェア改修がわずかであっても、次の
二つの効果を生じる。すなわち、先ず、送受信のデータ
長が所望の長さに設定できるようになりデータ長に関す
る自由度が増すという効果があり、次に、より高い信頼
性をもってＥＥＰＲＯＭとのデータ送受信をすることが
できるようになるという効果がある。

【００２９】（第４手段）本発明の第４手段は、請求項
４記載のＥＥＰＲＯＭインターフェース内蔵マイクロコ
ンピュータである。

【００３０】本手段では、ＥＥＰＲＯＭインターフェー
スのハードウェアは、ＳＰＩ（シリアル・パラレル・イ
ンターフェース）のハードウェアを兼ねているので、イ
ンターフェース・ハードウェアの構成が簡素でありなが
ら機能が充実している。ここで、前述した第１手段のイ
ンターフェース・ハードウェアの構成は、通常のＳＰＩ
通信方式のものとわずかに違うにすぎないので、インタ
ーフェース・ハードウェアをＳＰＩと兼用にすること
は、技術的に容易である。そして、兼用にしてもコスト
アップはわずかであるから、マイクロコンピュータの汎
用性が増すという利点がある。

【００３１】したがって本手段によれば、わずかのコス
トアップでマイクロコンピュータの汎用性を向上させる
ことができるという効果がある。

【００３２】

【発明の実施の形態】本発明のＥＥＰＲＯＭインターフ
ェース内蔵マイクロコンピュータの実施の形態について
は、当業者に実施可能な理解が得られるよう、以下の実
施例で明確かつ十分に説明する。

【００３３】［実施例１］ （実施例１の構成）本発明の実施例１としてのＥＥＰＲ
ＯＭインターフェース内蔵マイクロコンピュータ１は、
図１に示すように、ワンチップ・マイクロコンピュータ
であって、少なくとも四本の信号線でＥＥＰＲＯＭ２と
接続されている。これら四本の導線は、同図中の上から
順に、通信ビジー信号線ＢＵＳＹ、シリアルクロック信
号線ＳＣＫ、データ出力信号線ＤＯおよびデータ入力信
号線ＤＩである。本実施例のマイクロコンピュータ１
は、通信ビジー端子１ｂ、シリアルクロック端子１ｃ、
データ送信端子１ｄおよびデータ受信端子１ｅを有し、
これらの各端子には、前述の各信号線が接続されてい
る。

【００３４】本実施例のマイクロコンピュータ１は、こ
れらの端子１ｂ〜１ｅを介してＥＥＰＲＯＭ２とのシリ
アル通信によるデータの授受が可能なＥＥＰＲＯＭイン
ターフェース１０を内蔵している。ＥＥＰＲＯＭインタ
ーフェース１０は、通常のＳＰＩを少し改修した構成を
もち、通常のＳＰＩと異なって、送受信回路１１、ダミ
ークロック信号生成回路１２、空読み手段１３および送
信データ生成手段１４をもつ。ここで、三つの信号ＢＵ
ＳＹ，ＳＣＫ，ＤＯは、ＥＥＰＲＯＭインターフェース
１０のポート出力であり、残る一つの信号ＤＩだけは、
ＥＥＰＲＯＭインターフェース１０のポート入力であ
る。なお、ＥＥＰＲＯＭインターフェース１０は、通常
のＳＰＩと兼用できる構成になっている。

【００３５】送受信回路１１は、図２および図３に示す
ように、シリアルクロック信号ＳＣＫの立ち下がり時
に、データ送信端子１ｄからの送信とデータ受信端子１
ｅでの受信とを行う回路である。送受信回路１１は、マ
イクロコンピュータ１の集積回路の一部としてハードウ
ェア的に構成されており、ＣＰＵに負荷をかけることが
ない上に処理速度が非常に速い。

【００３６】ダミークロック信号生成回路１２は、デー
タ受信端子１ｅでＥＥＰＲＯＭ２からの最終信号Ｄ０を
受信できるように、図３の右端に示すように、シリアル
クロック信号ＳＣＫが終了した後で内部的なダミークロ
ック信号を生成する回路である。ダミークロック信号生
成回路１２も、マイクロコンピュータ１の集積回路の一
部としてハードウェア的に構成されており、やはりＣＰ
Ｕに負荷をかけることがない。なお、ダミークロック信
号生成回路１２は、送受信回路１１の一部として構成さ
れている。

【００３７】空読み手段１３は、図３の左半部に示すよ
うに、データ受信端子１ｅで受信する信号ＤＩのうち前
半の無意味な信号を空読みするソフトウェア的に構成さ
れた手段である。一方、送信データ生成手段１４は、図
２および図３の右上方に示すように、データ送信端子１
ｄからの送信データＤＯにダミーデータを付け加えて送
信データＤＯのデータ長を調整することができる手段で
あり、ソフトウェア的に構成されている。空読み手段１
３および送信データ生成手段１４のソフトウェアは、マ
イクロコンピュータ１のＲＡＭまたはＲＯＭに格納され
ており、ＣＰＵによって演算処理される。

【００３８】（実施例１の作用）本実施例のＥＥＰＲＯ
Ｍインターフェース内蔵マイクロコンピュータ１は、以
上のように構成されているので、以下のような作用を発
揮する。

【００３９】送受信回路１１は、図２および図３に示す
ように、シリアルクロック信号ＳＣＫの立ち下がり時
に、データ送信端子１ｄからの送信データＤＯの送信と
データ受信端子１ｅでの受信データＤＩの受信とを行う
作用をもつ。それゆえ、ＥＥＰＲＯＭ２と通信するに際
して、従来技術と異なって、ＣＰＵで処理するインター
フェース制御用ソフトウェアは不要であり、ハードウェ
アによってデータ送受信が高速処理される。

【００４０】また、空読み手段１３は、ＥＥＰＲＯＭ２
からのデータ読み出し時に、図３の左半部に示すよう
に、データ受信端子１ｅで受信する受信データＤＩを含
む信号のうち前半の無意味な信号を空読みする作用をも
つ。すなわち、データ受信端子１ｅで受信する信号のう
ち前半の無意味な信号は、空読みされて読み捨てられる
ので、データ受信端子１ｅにかかる無意味な電位をＥＥ
ＰＲＯＭ２からの有意なデータとして読み込んでしまう
ような不都合は生じない。

【００４１】一方、送信データ生成手段１４は、図２お
よび図３の上部の数列に示すように、データ送信端子１
ｄからの送信データＤＯに主にゼロからなる無害なダミ
ーデータを付け加えて送信データＤＯのデータ長を調整
する作用をもつ。その結果、送信データＤＯのデータ長
の調整が可能になるばかりではなく、ＥＥＰＲＯＭの誤
動作も確実に防止される。

【００４２】さらに、ダミークロック信号生成回路１２
は、図３の右端に示すように、シリアルクロック信号Ｓ
ＣＫが終了した後、送受信回路１１の内部でダミークロ
ック信号を生成する作用をもつ。その結果、シリアルク
ロック信号ＳＣＫの最後のパルスの後にくるＥＥＰＲＯ
Ｍ２からの最終信号Ｄ０は、データ受信端子１ｅで確実
に受信されるようになり、受信データＤＩの最後の一ビ
ットまで読み落としがなくなる。

【００４３】（実施例１の効果）本実施例のマイクロコ
ンピュータ１は、前述のように構成されており、以上の
作用をもつので、以下のような効果を奏する。

【００４４】第一に、送受信回路１１により、データ入
出力タイミングがハードウェア的に同期させられている
ので、従来技術のインターフェース制御用ソフトウェア
が不要になり、インターフェース・ソフトウェアが大幅
に簡素化される。つまり、通常のＳＰＩのインターフェ
ース・ハードウェアをわずかに改修するだけで、ＥＥＰ
ＲＯＭ２との通信用のインターフェース・ソフトウェア
のコードサイズを大幅に低減することができる。

【００４５】それゆえ、同ソフトウェアを格納するため
のＲＯＭ容量はわずかで済むようになるという効果があ
る。また、同ソフトウェアの処理時間が大幅に短縮さ
れ、短時間でのマイクロコンピュータ１とＥＥＰＲＯＭ
２とのシリアル通信が可能になるという効果がある。さ
らに、同ソフトウェアの演算処理にかかるＣＰＵタイム
もわずかで済むので、ＥＥＰＲＯＭ２との通信に割かれ
るＣＰＵタイムが大幅に低減され、ＣＰＵがすぐに他の
処理にかかることができるようになるという効果があ
る。すなわち、シリアル通信はＥＥＰＲＯＭインターフ
ェースにほとんど任せきりにして、ＥＥＰＲＯＭ２との
シリアル通信を行っている間に、マイクロコンピュータ
１のＣＰＵは他のタスクを処理することができるように
なるという効果がある。

【００４６】第二に、従来のＳＰＩからのインターフェ
ース・ハードウェアの改修はわずかであるうえに、ＥＥ
ＰＲＯＭモード用のインターフェース・ソフトウェアを
格納するためのＲＯＭ容量が少なくて済むので、コスト
アップはほとんどない。むしろインターフェース・ソフ
トウェアの開発費用とＲＯＭ容量との低減分により、か
えってコストダウンになるという効果がある。

【００４７】以上詳述したように、本実施例のＥＥＰＲ
ＯＭインターフェース内蔵マイクロコンピュータ１によ
れば、コストアップを防ぎながら、ＥＥＰＲＯＭシリア
ルインターフェース制御用ソフトウェアのコードサイズ
を大幅に低減することができる。その結果、同ソフトウ
ェアの格納に必要とされるＲＯＭ容量が減るばかりでは
なく、短時間でＥＥＰＲＯＭとの通信ができるようにな
るうえに、ＣＰＵをより有効に利用できるようになると
いう効果がある。また、送受信のデータ長が所望の長さ
に設定できるようになり、データ長に関する自由度が増
すという効果もある。

【図面の簡単な説明】

【図１】 実施例１としてのマイクロコンピュータの構
成を示す模式図

【図２】 実施例１でのデータ書き込み時の信号タイミ
ングチャート

【図３】 実施例１でのデータ読み出し時の信号タイミ
ングチャート

【図４】 クロック同期シリアルインターフェースの接
続を示す模式図

【図５】 クロック同期シリアルインターフェースのタ
イミングチャート

【図６】 クロック同期シリアルインターフェースのタ
イミングチャート

【符号の説明】

１：ＥＥＰＲＯＭインターフェース内蔵マイクロコンピ
ュータ １０：ＥＥＰＲＯＭインターフェース（ＳＰＩと兼用） １１：送受信回路 １２：ダミークロック信号生成回
路 １３：空読み手段 １４：送信データ生成手段 １ｂ：通信ビジー端子 １ｃ：シリアルクロック端子 １ｄ：データ送信端子 １ｅ：データ受信端子 ２：ＥＥＰＲＯＭ １’：従来のマイクロコンピュータ（マスター側） ２’：他のデバイス（スレーブ側）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松田 啓資 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 手嶋 芳徳 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5B060 CC03 MB09 MM02 5B062 AA10 CC01 EE05 EE09

Claims (4)

【特許請求の範囲】
1. 【請求項１】シリアルクロック端子、データ送信端子お
   よびデータ受信端子を有し、ＥＥＰＲＯＭとのシリアル
   通信によるデータの授受が可能なＥＥＰＲＯＭインター
   フェースを内蔵したマイクロコンピュータであって、 前記ＥＥＰＲＯＭインターフェースは、シリアルクロッ
   ク信号の立ち下がり時に前記データ送信端子からの送信
   と前記データ受信端子での受信とを行う送受信回路をも
   つことを特徴とする、 ＥＥＰＲＯＭインターフェース内蔵マイクロコンピュー
   タ。
2. 【請求項２】前記ＥＥＰＲＯＭインターフェースは、前
   記データ受信端子で前記ＥＥＰＲＯＭからの最終信号を
   受信できるように、前記シリアルクロック信号が終了し
   た後でダミークロック信号を生成するダミークロック信
   号生成回路をもつ、 請求項１記載のＥＥＰＲＯＭインターフェース内蔵マイ
   クロコンピュータ。
3. 【請求項３】前記ＥＥＰＲＯＭインターフェースは、 前記データ受信端子で受信する信号のうち前半の無意味
   な信号を空読みする空読み手段と、 前記データ送信端子からの送信データにダミーデータを
   付け加えて該送信データのデータ長を調整することがで
   きる送信データ生成手段とをもつ、 請求項１および請求項２のうち一方に記載のＥＥＰＲＯ
   Ｍインターフェース内蔵マイクロコンピュータ。
4. 【請求項４】前記ＥＥＰＲＯＭインターフェースのハー
   ドウェアは、ＳＰＩ（シリアル・パラレル・インターフ
   ェース）のハードウェアを兼ねている、 請求項１〜３のうちいずれかに記載のＥＥＰＲＯＭイン
   ターフェース内蔵マイクロコンピュータ。