JPH11316736A - プロセッサ及びこれを用いたデータ処理装置 - Google Patents

プロセッサ及びこれを用いたデータ処理装置

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JPH11316736A
JPH11316736A JP10121083A JP12108398A JPH11316736A JP H11316736 A JPH11316736 A JP H11316736A JP 10121083 A JP10121083 A JP 10121083A JP 12108398 A JP12108398 A JP 12108398A JP H11316736 A JPH11316736 A JP H11316736A
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JP
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bus
interface circuit
signal
address
processor
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JP10121083A
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Hiroyuki Fujiyama
博之 藤山
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines

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Abstract

(57)【要約】 【課題】複数のバスを備えていてもバス調停制御を簡単
にする。 【解決手段】 内部バス１４に接続されたプロセサコア
１１と、内部バス１４と外部バス２２との間に接続され
たインタフェース回路１２と、内部バス１４と外部バス
２４との間に接続されたインタフェース回路１３とを備
え、インタフェース回路１２は、内部アドレスストロー
ブ信号＊ＡＳｉに応答して内部バス１４上のアドレスを
アドレスバッファレジスタ１２１に保持し、アドレス値
によりアクセス要求有無を判定し、バス権要求信号＊Ｐ
ＲＥＱを出力し、バス権取得後にアドレスレジスタ１２
１の内容を外部バス２２上に出力し、その後外部バス２
２上のデータを内部バス１４上に供給しプロセッサコア
１１に内部レディ信号を供給する。インタフェース間調
整回路を備えて、外部バス２２と２４とを共通接続可能
にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プロセッサ及びこ
れを用いたデータ処理装置に関する。
【０００２】
【従来の技術】図８は従来のデータ処理装置を示してお
り、この装置は、マイクロプロセッサ１０と、バスマス
タ２０、例えばＤＭＡコントローラと、メモリ２１との
間が外部バス２２で接続されている。図９は、マイクロ
プロセッサ１０とバスマスタ２０との間のバス権調停信
号を示すタイムチャートである。信号の符号先頭に付し
た＊は、低レベルのときに信号がアクティブ状態である
ことを示している。
【０００３】バスマスタ２０は、外部バス２２を使用し
たいときに、バス権要求信号＊ＢＲＥＱを低レベルにす
る。マイクロプロセッサ１０は、これに応答して、現在
の命令実行を完了した後に、外部バス２２が接続されて
いるマイクロプロセッサ１０の出力をハイインピーダン
ス状態にして外部バス２２を解放し、アクノリッジ信号
＊ＢＡＣＫを高レベルにしてこの解放をバスマスタ２０
に通知する。バスマスタ２０はこれに応答して、メモリ
２１をアクセスする。バスマスタ２０は、アクセスが完
了すると、外部バス２２が接続されているバスマスタ２
０の出力をハイインピーダンス状態にして外部バス２２
を解放し、バス権要求信号＊ＢＲＥＱを高レベルにして
この解放をマイクロプロセッサ１０に通知する。
【０００４】もしマイクロプロセッサ１０に、外部バス
２２と独立な外部バス２４を介してメモリ２３が接続さ
れていれば、アクノリッジ信号＊ＢＡＣＫが低レベルの
ときにはマイクロプロセッサ１０の動作が停止している
ので、マイクロプロセッサ１０はメモリ２３をアクセス
することができず、データ処理装置のスループットが低
下する。スループットを向上させるために、マイクロプ
ロセッサ１０とメモリ２３との間についてもバス権要求
信号及びアクノリッジ信号を授受してバス権調停を行う
ようにしようとすれば、マイクロプロセッサ１０の制御
及びその構成が複雑になる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、この
ような問題点に鑑み、複数のバスを備えていてもバス権
調停の制御が簡単なプロセッサ及びこれを用いたデータ
処理装置を提供することにある。
【０００６】
【課題を解決するための手段及びその作用効果】請求項
１では、例えば図１に示す如く、内部バス（１４）に接
続されたプロセサコア（１１）と、該内部バスと第１バ
ス（２２）との間に接続された第１インタフェース回路
（１２）と、該内部バスと第２バス（２４）との間に接
続された第２インタフェース回路（１３）とを有するプ
ロセッサにおいて、該第１インタフェース回路は、アド
レスバッファレジスタを備え、該プロセッサコアからの
リード要求に応答して該内部バス上のアドレスを該アド
レスバッファレジスタに保持し、該第１バスのバス権を
有している時に該アドレスレジスタの内容を該第１バス
上に出力し、その後該第１バス上のデータを該内部バス
上に供給し該プロセッサコアに内部レディ信号を供給す
る。
【０００７】このプロセッサによれば、プロセッサコア
はバス権調停を行う必要が無く、プロセッサコアが第１
バスを介したリード動作と第２バスを介したリード動作
とが同じになり、第１インタフェース回路と第１バスに
接続されたバスマスタとの間のみでバス権調停動作を行
えばよいので、バス権調停制御が簡単になるという効果
を奏する。
【０００８】請求項２のプロセッサでは、請求項１にお
いて、上記プロセッサコアから上記第１及び第２インタ
フェース回路へのリード要求信号はいずれも内部アドレ
スストローブ信号と上記アドレスとの組み合わせであ
る。このプロセッサによれば、特別なリード要求信号が
不要であるという効果を奏する。
【０００９】請求項３のプロセッサでは、請求項１又は
２において例えば図３及び図４に示す如く、上記第１イ
ンタフェース回路は、上記プロセッサコアからリード要
求信号がないアイドル状態（ＩＤＬ）と、該リード要求
信号を受け付けてから該第１バスのバス権を得るまでの
第１状態（ＲＤ１）と、該第１バスのバス権を得てから
該プロセッサコアがリード動作を完了するまでの第２状
態（ＲＤ２）とを記憶する状態回路を有して、現在の状
態に応じたバス権調停動作を行う。
【００１０】このプロセッサによれば、現在の状態に応
じたバス権調停動作を行えばよいので、バス権調停制御
が簡単になるという効果を奏する。請求項４のプロセッ
サでは、請求項３において、上記第１インタフェース回
路は、上記アイドル状態であれば、外部からのバス権要
求信号（＊ＢＲＥＱ）に応答して上記第１バスのバス権
解放を示す信号（＊ＢＡＣＫ）を出力し、上記内部アド
レスストローブ信号（＊ＡＳｉ）に応答して上記内部バ
ス上のアドレスを上記アドレスバッファレジスタに保持
する。
【００１１】請求項５のプロセッサでは、請求項４にお
いて、上記第１インタフェース回路は、上記第１状態で
あれば、バス権要求信号（＊ＰＲＥＱ）を出力する。請
求項６のプロセッサでは、請求項５において、上記第１
インタフェース回路は、データバッファレジスタを備
え、上記第２状態であれば、上記アドレスバッファレジ
スタの内容を上記第１バスへ出力させ、外部アドレスス
トローブ信号（＊ＡＳｏ）を出力し、外部レディ信号
（＊ＲＤＹｏ）に応答して該第１バス上のデータを該デ
ータバッファレジスタに保持しその内容を上記内部バス
上に出力し、その後上記プロセッサコアに内部レディ信
号（＊ＲＤＹｉ）を供給する。
【００１２】請求項７のプロセッサでは、請求項１乃至
６のいずれか１つにおいて例えば図５に示す如く、外部
からのバス権要求信号（＊ＢＲＥＱ）に応答して、上記
第１バスと上記第２バスとが共通に接続されている場合
には上記第２インタフェース回路がアイドル状態である
ときに、該共通接続が行われていなければ無条件に、該
バス権要求信号を上記第１インタフェース回路へ伝達す
るインタフェース間調整回路（１６）をさらに有する。
【００１３】このプロセッサによれば、簡単な構成のイ
ンタフェース間調整回路を付加することにより、プロセ
ッサのユーザにおいて用途に応じ、第２バスを第１バス
と独立して使用するか両方を共通に接続して使用するか
を選択することが可能となり、これにより、用途に応じ
て、プロセッサを用いたデータ処理装置の構成を簡単化
することができるという効果を奏する。
【００１４】請求項８のプロセッサでは、請求項７にお
いて、上記第１バスと上記第２バスとが共通に接続され
ているかどうかを示すモード信号（ＭＯＤ）入力端をさ
らに備えている。このプロセッサによれば、共通接続検
出回路が不要になる。請求項９のプロセッサでは、請求
項１乃至６のいずれか１つにおいて例えば図７に示す如
く、上記第１バスと上記第２バスとは内部で共通に接続
されており、外部からのバス権要求信号に応答して、上
記第２インタフェース回路がアイドル状態であるとき
に、該バス権要求信号を上記第１インタフェース回路へ
伝達するインタフェース間調整回路（１６Ａ）をさらに
有する。
【００１５】このプロセッサによれば、その外部端子数
を低減することができるという効果を奏する。請求項１
０のデータ処理装置では、請求項１乃至９のいずれか１
つに記載のプロセッサと、上記第１バスに接続され、上
記第１インタフェース回路との間でバス権調停動作を行
うバスマスタと、上記第１バスに接続された第１メモリ
と、上記第２バスに接続され、該第１メモリより動作が
高速の第２メモリとを有する。
【００１６】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態のデー
タ処理装置を示す。マイクロプロセッサ１０Ａでは、プ
ロセッサコア１１とインタフェース回路１２とインタフ
ェース回路１３との間が内部バス１４で接続されてい
る。インタフェース回路１２は、外部のバスマスタ２０
及びメモリ２１と外部バス２２で接続され、インタフェ
ース回路１３は、外部のメモリ２３と外部バス２４で接
続されている。バスマスタ２０は、メモリ２１をアクセ
ス可能であり、例えばＤＭＡコントローラである。メモ
リ２３は、例えばＳＤＲＡＭであり、メモリ２１よりも
動作が高速である。これに対応して、インタフェース回
路１３は、例えばバーストモードでデータ転送が可能で
あって、インタフェース回路１２よりも高速動作が可能
となっている。
【００１７】例えば、図１の装置はプリンタに備えら
れ、メモリ２１には文字コードのデータが格納され、メ
モリ２３には高速処理が要求される画像データが格納さ
れている。バスマスタ２０はクロックφに同期して動作
し、マイクロプロセッサ１０Ａは、このクロックφの周
波数を周波数逓倍回路１５でｍ／ｎ倍（ｎ及びｍは整
数）にしたクロックＣＬＫに同期して動作する。周波数
逓倍回路１５はなくてもよい。
【００１８】メモリ２１は、バスマスタ２０又はマイク
ロプロセッサ１０Ａによりアクセスされる。外部バス２
２上での信号衝突を避けるために、インタフェース回路
１２とバスマスタ２０との間でバス権調停が行われる。
すなわち、バスマスタ２０からインタフェース回路１２
へバス権要求信号＊ＢＲＥＱが供給され、インタフェー
ス回路１２からバスマスタ２０へアクノリッジ信号＊Ｂ
ＡＣＫ及びバス権要求信号＊ＰＲＥＱが供給される。
【００１９】内部バス１４、外部バス２２及び２４はい
ずれもアドレスバス、データバス及びコントロールバス
を含んでいる。内部バス１４のコントロールバスには、
プロセッサコア１１からインタフェース回路１２及び１
３へアドレストローブ信号＊ＡＳｉを供給する信号線
と、インタフェース回路１２及び１３からプロセッサコ
ア１１へレディ信号＊ＲＤＹｉを供給する信号線とが含
まれている。外部バス２２のコントロールバスには、イ
ンタフェース回路１２及びバスマスタ２０からメモリ２
１へアドレストローブ信号＊ＡＳｏを供給する信号線
と、メモリ２１からインタフェース回路１２及びバスマ
スタ２０へアドレスストローブ信号ＡＳ０を供給する信
号線とが含まれている。
【００２０】インタフェース回路１２及び１３はいずれ
もアドレスバッファレジスタ及びデータバッファレジス
タを備えており、図１ではインタフェース回路１２のア
ドレスバッファレジスタ１２１及びデータバッファレジ
スタ１２２のみ示している。次に、プロセッサコア１１
がメモリ２１又は２３をアクセスする場合の概略動作を
説明する。
【００２１】ここで、アドレスの最上位ビットＡＨが
‘０’及び‘１’のときそれぞれメモリ２１及び２３が
選択されるとする。プロセッサコア１１はバス権調停を
全く行わず、プロセッサコア１１のメモリ２１に対する
動作とメモリ２３に対する動作とは同じである。すなわ
ち、プロセッサコア１１は、メモリ２１又はメモリ２３
をアクセスする場合、まず、内部バス１４のアドレスバ
ス上にアドレスを出力する。このアドレスが確定した時
点で、負パルスのアドレストローブ信号＊ＡＳｉを出力
する。アドレストローブ信号＊ＡＳｉが低レベルのと
き、次のクロックＣＬＫの立ち上がりでインタフェース
回路１２及び１３のアドレスバッファレジスタに保持さ
れる。保持されたアドレスの最上位ビットＡＨが‘０’
であれば、プロセッサコア１１からインタフェース回路
１２へのアクセス要求であることを意味し、インタフェ
ース回路１２がアイドル状態から抜け出し、プロセッサ
コア１１とメモリ２１との間でインタフェース回路１２
を介しアクセス動作が行われる。ＡＨが‘１’であれ
ば、プロセッサコア１１からインタフェース回路１３へ
のアクセス要求であることを意味し、インタフェース回
路１３がアイドル状態から抜け出し、プロセッサコア１
１とメモリ２３との間でインタフェース回路１３を介し
アクセス動作が行われる。インタフェース回路１２と１
３とは少なくとも一方が、メモリアクセスを仲介してい
ないアイドル状態であり、インタフェース回路１２と１
３との間で内部バス１４上での信号衝突は生じない。
【００２２】次に、インタフェース回路１２の詳細動作
を説明する。インタフェース回路１２は、現在の状態に
応じた制御動作を行う。インタフェース回路１２の状態
変化を図３に示す。図４は、図１の装置においてプロセ
ッサコア１１がメモリ２１からデータを読み出す動作を
示すタイムチャートである。 （１）アイドル状態ＩＤＬ インタフェース回路１２は、プロセッサコア１１から上
記アクセス要求がなければ、アイドル状態ＩＤＬになっ
ている。このとき、＊ＢＲＥＱ＝‘０’であれば、外部
バス２２が接続されたインタフェース回路１２の出力を
ハイインピーダンス状態にして外部バス２２を解放し、
アクノリッジ信号＊ＢＡＣＫを低レベルにしてこの解放
をバスマスタ２０に通知する。バスマスタ２０はこれに
応答してメモリ２１をアクセスする。
【００２３】（２）第１リード状態ＲＤ１ インタフェース回路１２は、プロセッサコア１１からア
クセス要求があると、次のクロックＣＬＫの立ち上がり
でアイドル状態ＩＤＬから第１リード状態ＲＤ１に遷移
する。この状態において、インタフェース回路１２は、
バス権要求信号＊ＢＲＥＱが低レベル、すなわちバスマ
スタ２０により外部バス２２が使用中であれば、バス権
要求信号＊ＰＲＥＱを低レベルにする。
【００２４】バスマスタ２０はこれに応答して、現在の
アクセス動作を完了した後に、外部バス２２が接続され
たバスマスタ２０の出力をハイインピーダンス状態にし
て外部バス２２を解放し、バス権要求信号＊ＢＲＥＱを
高レベルにしてこの解放をインタフェース回路１２に通
知する。 （３）第２リード状態ＲＤ２ この通知により、インタフェース回路１２は、第１リー
ド状態ＲＤ１から第２リード状態ＲＤ２に遷移し、メモ
リ２１に対するアクセス動作を行う。すなわち、次のク
ロックＣＬＫの立ち上がりでアクノリッジ信号＊ＢＡＣ
Ｋを高レベルにして、外部バス２２を使用中であること
をバスマスタ２０に通知し、これと同時にバス権要求信
号＊ＰＲＥＱを高レベルに戻し、かつ、アドレスバッフ
ァレジスタ１２１を出力イネーブル状態にする。これに
より、アドレスバッファレジスタ１２１から出力された
アドレスＡＤＲｏが外部バス２２を介しメモリ２１に供
給される。インタフェース回路１２は、負パルスのアド
レストローブ信号＊ＡＳｏを出力する。
【００２５】メモリ２１は、アドレストローブ信号＊Ａ
Ｓｏが低レベルのとき、クロックＣＬＫの立ち上がりで
アドレスＡＤＲｏを保持し、読み出し動作を開始する。
メモリ２１から、データＤＡＴＡｏが読み出され、負パ
ルスのレディ信号＊ＲＤＹｏが出力される。インタフェ
ース回路１２は、レディ信号＊ＲＤＹｏが低レベルのと
き、クロックＣＬＫの立ち上がりのタイミングで外部バ
ス２２のデータバス上のデータをデータバッファレジス
タ１２２に保持させる。データバッファレジスタ１２２
の出力は、内部バス１４のデータバス上に取り出され
る。インタフェース回路１２はプロセッサコア１１に対
し、負パルスのレディ信号＊ＲＤＹｉを出力する。
【００２６】プロセッサコア１１は、レディ信号＊ＲＤ
Ｙｉが低レベルのときに、クロックＣＬＫの立ち上がり
のタイミングで内部バス１４上のデータを保持し、これ
により、プロセッサコア１１のメモリ２１に対するリー
ド動作が完了する。この立ち上がりのタイミングで、イ
ンタフェース回路１２はアイドル状態ＩＤＬに遷移す
る。
【００２７】図３において、ライト動作の場合の第１ラ
イト状態ＷＴ１及び第２ライト状態ＷＴ２はそれぞれ第
１リード状態ＲＤ１及び第２リード状態ＲＤ２に対応し
ており、アイドル状態ＩＤＬから第１ライト状態ＷＴ１
へ、ＷＴ１から第２ライト状態ＷＴ２への遷移条件はそ
れれぞれアイドル状態ＩＤＬから第１リード状態ＲＤ１
へ、ＲＤ１から第２リード状態ＲＤ２へのそれと同一で
ある。第２ライト状態ＷＴ２からアイドル状態ＩＤＬへ
の遷移条件は、メモリ２１がデータを受け取ったことを
示すレディ信号＊ＲＤＹｏの低レベル検出である。レデ
ィ信号＊ＲＤＹｉは、第１ライト状態ＷＴ１において、
インタフェース１２がプロセッサコア１１からデータを
受け取った時にインタフェース１２からプロセッサコア
１１へ供給される。
【００２８】インタフェース回路１３での動作は、イン
タフェース回路１２の動作から、インタフェース回路１
２とバスマスタ２０との間のバス権調停動作を除いたも
のと、動作速度を除き同一である。本第１実施形態によ
れば、プロセッサコア１１はバス権調停を行うことなく
通常の動作を行えばよく、インタフェース回路１２とバ
スマスタ２０との間のみで上記のようなバス権調停動作
を行えばよいので、独立な外部バス２２と２４とを備え
たマイクロプロセッサ１０Ａと外部回路との間のバス権
調停制御が簡単になる。
【００２９】図２は、インタフェース回路１２のリード
動作に関する構成例を示す。状態回路３０には、図３の
状態が設定される。状態回路３０の状態出力は、アイド
ル状態のときＩＤＬ＝‘１’、＊ＲＤ１＝‘１’、ＲＤ
２＝‘０’であり、第１リード状態ときＩＤＬ＝
‘０’、＊ＲＤ１＝‘０’、ＲＤ２＝‘０’であり、第
２リード状態ときＩＤＬ＝‘０’、＊ＲＤ１＝‘１’、
ＲＤ２＝‘１’である。
【００３０】バス権要求信号＊ＢＲＥＱは、インバータ
３１を介してアンドゲート３２の一方の入力端に供給さ
れ、アンドゲート３２の他方の入力端には状態回路３０
からアイドル状態信号ＩＤＬが供給される。アンドゲー
ト３２の出力は同期式ＲＳフリップフロップ３３のセッ
ト入力端Ｓに供給される。ＲＳフリップフロップ３３の
リセット入力端Ｒには状態回路３０の第２リード状態信
号ＲＤ２が供給され、ＲＳフリップフロップ３３の非反
転出力端Ｑからバス権要求信号＊ＢＲＥＱが出力され
る。
【００３１】したがって、＊ＢＲＥＱ＝‘０’かつＩＤ
Ｌ＝‘１’のときにアンドゲート３２の出力が‘１’に
なり、クロックＣＬＫの立ち上がりのタイミングでアク
ノリッジ信号＊ＢＡＣＫが低レベルに遷移する。ＲＤ２
＝‘１’になると、クロックＣＬＫの立ち上がりのタイ
ミングでアクノリッジ信号＊ＢＡＣＫが高レベルに遷移
する。
【００３２】アドレストローブ信号＊ＡＳｉはＤフリッ
プフロップ３４のデータ入力端Ｄに供給され、Ｄフリッ
プフロップ３４の非反転出力端Ｑがアドレスバッファレ
ジスタ１２１のクロック入力端ＣＫに接続されている。
したがって、アドレストローブ信号＊ＡＳｉが低レベル
のとき、クロックＣＬＫの立ち上がりのタイミングでア
ドレスバッファレジスタ１２１のクロック入力端ＣＫの
電位が立ち上がってアドレスＡＤＲｉがアドレスバッフ
ァレジスタ１２１に保持される。
【００３３】保持されたアドレスの最上位ビットＡＨは
状態回路３０に供給され、ＩＤＬ＝‘１’かつＡＨ＝
‘０’であれば、次のクロックＣＬＫの立ち上がりのタ
イミングで状態回路３０においてＩＤＬ＝‘０’、＊Ｒ
Ｄ１＝‘０’になる。ノアゲート３５にはバス権要求信
号＊ＢＲＥＱ、アクノリッジ信号＊ＢＡＣＫ及び第１リ
ード状態信号＊ＲＤ１が供給され、ノアゲート３５の出
力はＲＳフリップフロップ３６のセット入力端Ｓに供給
される。ＲＳフリップフロップ３６のリセット入力端Ｒ
には状態回路３０から第２リード状態信号ＲＤ２が供給
され、ＲＳフリップフロップ３６の反転出力端＊Ｑから
バス権要求信号＊ＰＲＥＱが取り出される。
【００３４】したがって、＊ＢＲＥＱ＝‘０’、＊ＢＡ
ＣＫ＝‘０’かつ＊ＲＤ１＝‘０’であれば、クロック
ＣＬＫの立ち上がりのタイミングでバス権要求信号＊Ｐ
ＲＥＱが低レベルに遷移する。状態回路３０では、＊Ｒ
Ｄ１＝‘０’のときにバス権要求信号＊ＢＲＥＱの立ち
上がりで＊ＲＤ１＝‘１’、ＲＤ２＝‘１’に遷移す
る。ＲＤ２＝‘１’になれば、クロックＣＬＫの立ち上
がりのタイミングでバス権要求信号＊ＰＲＥＱが高レベ
ルに戻る。
【００３５】＊ＡＳｏ信号生成回路３７は、第２リード
状態信号ＲＤ２の‘１’への遷移に応答して、アドレス
バッファレジスタ１２１の出力イネーブル信号ＯＥを所
定期間高レベルにし、アドレスバッファレジスタ１２１
の出力アドレストローブ信号＊ＡＳｏを有効にする。こ
の信号＊ＡＳｏは、外部バス２２を通ってメモリ２１に
供給される。＊ＡＳｏ信号生成回路３７は次に、負パル
スのアドレストローブ信号＊ＡＳｏを出力する。
【００３６】＊ＲＤＹｉ信号生成回路３８は、ＲＤ２＝
‘１’かつ＊ＲＤＹｏ＝‘０’のとき、クロックＣＬＫ
の立ち上がりのタイミングでデータバッファレジスタ１
２２に対しデータＤＡＴＡｏを保持させ、出力イネーブ
ル信号ＯＥを所定期間高レベルにし、レディ信号＊ＲＤ
Ｙｏを２クロックサイクル時間遅延させたレディ信号＊
ＲＤＹｉを出力する。
【００３７】本第１実施形態によれば、独立な外部バス
２２及び２４を備えたマイクロプロセッサ１０Ａ内のバ
ス権調停回路の構成が比較的簡単になる。 ［第２実施形態］図５は、本発明の第２実施形態のデー
タ処理装置を示す。マイクロプロセッサ１０Ｂは、その
ユーザにおいて用途に応じデータ処理装置を簡単化する
ために、外部バス２４を外部バス２２と共通に接続して
使用することが可能となっている。これを可能にするた
めに、マイクロプロセッサ１０Ｂは、モード信号ＭＯＤ
の入力端とインタフェース間調整回路１６とを備えてい
る。
【００３８】この共通接続を行う時には、ＭＯＤ＝
‘０’にされ、共通接続を行わずに図１のように使用す
る場合にはＭＯＤ＝‘１’にされる。インタフェース間
調整回路１６では、図６（Ａ）に示す如く、モード信号
ＭＯＤと、インタフェース回路１３がアイドル状態の時
に‘１’となるアイドル状態信号ＩＤＬ２とがオアゲー
ト１６１に供給され、オアゲート１６１の出力、及び、
バス権要求信号＊ＢＲＥＱをインバータ１６３に通した
信号がナンドゲート１６２に供給される。ナンドゲート
１６２からのバス権要求信号＊ｉＲＥＱは、図５のイン
タフェース回路１２に供給される。インタフェース回路
１２は、この信号＊ｉＲＥＱを、図１のバス権要求信号
＊ＢＲＥＱの替わりに用いる。
【００３９】他の点は上記第１実施形態と同一である。
ＭＯＤ＝‘１’の場合には、＊ＢＲＥＱと＊ｉＲＥＱと
が等しくなるので、図１の回路と同じ動作が行われる。
ＭＯＤ＝‘０’の場合には、図６（Ｂ）に示す如く、バ
ス権要求信号＊ＢＲＥＱが‘０’になってもアイドル状
態信号ＩＤＬ２が‘０’であれば、すなわちプロセッサ
コア１１がインタフェース回路１３を介してメモリ２３
を高速アクセスしている場合には、＊ｉＲＥＱ＝‘１’
となる。したがって、バスマスタ２０からのバス権要求
信号＊ＢＲＥＱはインタフェース回路１２に伝達されな
い。この高速アクセスが終了してＩＤＬ２＝‘１’にな
ると、＊ＢＲＥＱと＊ｉＲＥＱとが等しくなって、バス
マスタ２０からのバス権要求信号＊ＢＲＥＱがインタフ
ェース回路１２から見えるようになり、上記第１実施形
態の場合と同じ動作が行われる。
【００４０】本第２実施形態によれば、図１のマイクロ
プロセッサ１０Ａに簡単な構成のインタフェース間調整
回路１６を付加することにより、マイクロプロセッサ１
０Ｂのユーザにおいて用途に応じ、外部バス２４を外部
バス２２と独立して使用するか両方を共通に接続して使
用するかを選択することが可能となる。これにより、用
途に応じて、マイクロプロセッサ１０Ｂを用いたデータ
処理装置の構成を簡単化することができる。
【００４１】なお、マイクロプロセッサ１０Ｂにモード
信号ＭＯＤの入力端を備えずに、外部バス２２と２４と
の共通接続をマイクロプロセッサ１０Ｂ内で検出して、
モード信号ＭＯＤを自動生成する構成であってもよい。 ［第３実施形態］図７は、本発明の第３実施形態のデー
タ処理装置を示す。
【００４２】マイクロプロセッサ１０Ｃでは、その外部
端子数を低減するために、内部においてバス２４がバス
２２に共通に接続されている。この場合、上記第２実施
形態のような共通接続／独立の選択ができないので、モ
ード信号は不要となり、インタフェース間調整回路とし
てオアゲート１６Ａが用いられている。＊ＩＤＬ２＝
‘１’であれば、すなわちプロセッサコア１１がインタ
フェース回路１３を介してメモリ２３を高速アクセスし
ている場合には、＊ｉＲＥＱ＝‘１’となるので、バス
マスタ２０からのバス権要求信号＊ＢＲＥＱはインタフ
ェース回路１２に伝達されない。この高速アクセスが終
了して＊ＩＤＬ２＝‘０’になると、＊ＢＲＥＱと＊ｉ
ＲＥＱとが等しくなって、バスマスタ２０からのバス権
要求信号＊ＢＲＥＱがインタフェース回路１２から見え
るようになり、上記第１実施形態の場合と同じ動作が行
われる。
【００４３】他の点は上記第２実施形態と同一である。
【図面の簡単な説明】
【図１】本発明の第１実施形態のデータ処理装置を示す
ブロック図である。
【図２】図１中のインタフェース回路１２の構成例を示
す図である。
【図３】図１中のインタフェース回路１２の状態遷移図
である。
【図４】マイクロプロセッサの低速メモリに対するリー
ド動作を示すタイムチャートである。
【図５】本発明の第２実施形態のデータ処理装置を示す
ブロック図である。
【図６】（Ａ）は図５中のインタフェース間調整回路の
構成例を示す図であり、（Ｂ）はこの回路の動作を示す
タイムチャートである。
【図７】本発明の第３実施形態のデータ処理装置を示す
ブロック図である。
【図８】従来のデータ処理装置を示すブロック図であ
る。
【図９】図８の装置のバス権調停動作を示すタイムチャ
ートである。
【符号の説明】
１０、１０Ａ〜１０Ｃ マイクロプロセッサ １１ プロセッサコア １２、１３ インタフェース回路 １２１ アドレスバッファレジスタ １２２ データバッファレジスタ １４ 内部バス １６、１６Ａ インタフェース間調整回路 １６１ オアゲート １６２ ナンドゲート ２０ バスマスタ ２１、２３ メモリ ２２、２４ 外部バス ３０ 状態回路 ３７ ＊ＡＳｏ信号生成回路 ３８ ＊ＲＤＹｉ信号生成回路 ＊ＢＲＥＱ、＊ＰＲＥＱ、＊ｉＲＥＱ バス権要求信号 ＊ＢＡＣＫ アクノリッジ信号 ＊ＡＳｉ、＊ＡＳｏ アドレストローブ信号 ＤＡＴＡｉ、ＤＡＴＡｏ データ ＊ＲＤＹｉ、＊ＲＤＹｏ レディ信号

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 内部バスに接続されたプロセサコアと、
    該内部バスと第１バスとの間に接続された第１インタフ
    ェース回路と、該内部バスと第２バスとの間に接続され
    た第２インタフェース回路とを有するプロセッサにおい
    て、 該第１インタフェース回路は、アドレスバッファレジス
    タを備え、該プロセッサコアからのリード要求に応答し
    て該内部バス上のアドレスを該アドレスバッファレジス
    タに保持し、該第１バスのバス権を有している時に該ア
    ドレスレジスタの内容を該第１バス上に出力し、その後
    該第１バス上のデータを該内部バス上に供給し該プロセ
    ッサコアに内部レディ信号を供給する、 ことを特徴とするプロセッサ。
  2. 【請求項２】 上記プロセッサコアから上記第１及び第
    ２インタフェース回路へのリード要求はいずれも内部ア
    ドレスストローブ信号と上記アドレスとの組み合わせで
    あることを特徴とする請求項１記載のプロセッサ。
  3. 【請求項３】 上記第１インタフェース回路は、上記プ
    ロセッサコアからリード要求信号がないアイドル状態
    と、該リード要求信号を受け付けてから該第１バスのバ
    ス権を得るまでの第１状態と、該第１バスのバス権を得
    てから該プロセッサコアがリード動作を完了するまでの
    第２状態とを記憶する状態回路を有して、現在の状態に
    応じたバス権調停動作を行うことを特徴とする請求項１
    又は２記載のプロセッサ。
  4. 【請求項４】 上記第１インタフェース回路は、上記ア
    イドル状態であれば、外部からのバス権要求信号に応答
    して上記第１バスのバス権解放を示す信号を出力し、上
    記内部アドレスストローブ信号に応答して上記内部バス
    上のアドレスを上記アドレスバッファレジスタに保持す
    ることを特徴とする請求項３記載のプロセッサ。
  5. 【請求項５】 上記第１インタフェース回路は、上記第
    １状態であれば、バス権要求信号を出力することを特徴
    とする請求項４記載のプロセッサ。
  6. 【請求項６】 上記第１インタフェース回路は、データ
    バッファレジスタを備え、上記第２状態であれば、上記
    アドレスバッファレジスタの内容を上記第１バスへ出力
    させ、外部アドレスストローブ信号を出力し、外部レデ
    ィ信号に応答して該第１バス上のデータを該データバッ
    ファレジスタに保持しその内容を上記内部バス上に出力
    し、その後上記プロセッサコアに内部レディ信号を供給
    することを特徴とする請求項５記載のプロセッサ。
  7. 【請求項７】 外部からのバス権要求信号に応答して、
    上記第１バスと上記第２バスとが共通に接続されている
    場合には上記第２インタフェース回路がアイドル状態で
    あるときに、該共通接続が行われていなければ無条件
    に、該バス権要求信号を上記第１インタフェース回路へ
    伝達するインタフェース間調整回路をさらに有すること
    を特徴とする請求項１乃至６のいずれか１つに記載のプ
    ロセッサ。
  8. 【請求項８】 上記第１バスと上記第２バスとが共通に
    接続されているかどうかを示すモード信号入力端をさら
    に備えていることを特徴とする請求項７記載のプロセッ
    サ。
  9. 【請求項９】 上記第１バスと上記第２バスとは内部で
    共通に接続されており、 外部からのバス権要求信号に応答して、上記第２インタ
    フェース回路がアイドル状態であるときに、該バス権要
    求信号を上記第１インタフェース回路へ伝達するインタ
    フェース間調整回路をさらに有することを特徴とする請
    求項１乃至６のいずれか１つに記載のプロセッサ。
  10. 【請求項１０】 請求項１乃至９のいずれか１つに記載
    のプロセッサと、 上記第１バスに接続され、上記第１インタフェース回路
    との間でバス権調停動作を行うバスマスタと、 上記第１バスに接続された第１メモリと、 上記第２バスに接続され、該第１メモリより動作が高速
    の第２メモリと、 を有することを特徴とするデータ処理装置。
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