JPS5831617B2 - デ−タ処理システム - Google Patents

Description

【発明の詳細な説明】 本発明は、データ処理システムに関し、特に共通の入出
力バスで行われるデータ処理動作に関する。

共通バスにわたり連結された複数個のデバイスを有する
システムにおいては、情報の双方向伝送を前記デバイス
間に提供できる整然としたシステムを設けなければなら
ない。

この問題は、その様なデバイスが、例えば１つ以上のデ
ータ・プロセサ、１つ以上のメモリー装置、および磁気
テープ記憶デバイス、ディスク記憶デバイス、カード読
取り装置等の如き種々の周辺デバイスを含む場合、更に
複雑になる。

この様なシステムを結合する為の種々の方法および装置
は従来の技術において周知である。

この様な従来技術は、共通のデータバス経路を有するも
のから、各デバイス間に特別な経路を有するもノ迄する
。

又、この様なシステムは、バスのタイプと関連して同期
動作又は非同期動作のいずれかの能力を有するものでも
良い。

この様な各デバイスが接続されあるいは作動される態様
とは独立に、これ等のシステムのあるものは、例えば伝
送がデータ・プロセサ以外の他のデバイスで行われる場
合でさえ、バス上のこの様なデータ伝送のデータ・プロ
セサによる制御を必要とする。

更に、この様なシステムは、通常各種のパリティチェッ
ク装置、優先順位装置、および割込み構成を含んでいる
。

この様な構成の１つが米国特許第３，８６６，１８１号
に示されている。

別のものが米国特許第３．６７６，８６０号に示されて
いる。

共通バスを使用するデータ処理システムは、米国特許第
３．８１５，０９９号に示されている。

アドレス指定がこの様なシステムにおいて設けられる方
法は、例えばこれ等デバイスのいずれかがデータ伝送を
制御出来る方法と共に、システムの編成、即ち共通バス
があるかどうか、その動作が同期、非同期のいずれかで
あるか、等に依存している。

システムの応答、およびスループット能力は、これ等の
各構成に大きく依存している。

従って、本発明の主な目的は、共通バスに接続されたデ
ータ・プロセサを含む複数個のデバイスを有する改良さ
れたデータ処理システムの提供にある。

上述した本発明の目的は、複数のユニット及びこれらユ
ニットの何れか２つの間で情報の非同期的伝送のための
経路を設けるため各ユニットに結合された共通電気バス
から成るデータ処理システムを設けることによって得ら
れる。

本システムには優先順位回路網が設けられていて、それ
らユニットのどれがそのバスを介して情報の伝送を要求
している最高優先順位ユニットであるかを表示するため
各ユニットと結合している。

優先順位回路は第１端と第２端とを有する優先順位バス
を含んでおり、この第１端に最も近く結合されたユニッ
トが最高優先順位を有し、第２端に最も近く結合された
ユニットが最低優先順位を有している。

優先順位回路網はまた各ユニットに設けられた優先順位
ロジックを有しており、このロジックはそれらユニット
の他の何れかの動作と独立してバスを介する情報の転送
を非同期的に要求するためのロジックを備えている。

かかる優先順位ロジックは、もし現在共通バスを介して
情報を転送している又はしようとしているより優先順位
の高い他のユニットがない場合情報の転送を可能にする
ロジックを更に備えている。

本発明の装置が構成される態様およびその動作モードに
ついては、添付図面に関して以下の詳細な記述から良く
理解出来よう。

本発明のデータ処理バスは、システムにおける２つの装
置間に通信路を与えるものである。

このバスは、設計上非同期的で、バスに接続された各種
の速度の諸装置を駆動させて同じシステムにおいて効率
良く動作させる。

本発明のバスの設計は、メモリー伝送、割込み、データ
、状態、指令の伝送を含む通信を可能にする。

典型的なシステムの全体的な構成は、第１図に示されて
いる。

このバスは、共通（共用）の信号経路を介して、ある時
間どの２つの装置でも相互に通信させるものである。

通信を希望する任意の装置は、バス・サイクルを要求す
る。

このバス・サイクルが許される時、その要求装置は、マ
スターとなってシステム内のどの他の装置もスレーブと
してアドレス指定出来る。

殆んどの伝送は、マスターからスレーブへの方向である
。

バス交換のあるタイプは、応答サイクルを要求する（例
えばメモリーの読出し）。

応答サイクルが要求される場合は、要求側は、マスター
の役割をとり、応答を要求する旨を表示し、それ自体を
スレーブに対して識別する。

要求した情報が利用可能となる時、（スレーブの応答時
間に依る）、スレーブは今度はマスターの役割をとって
要求側装置に対する伝送を開始する。

これで、この場合２つのバス・サイクルをとった交換作
用を完了する。

これ等２つのサイクルの間に存在するバスの時間が、こ
れ等２つの装置を含まぬ他のシステムのトラフィックの
為に使用出来る。

マスターは、バスにおける他のどんな装置でもスレーブ
としてアドレス指定出来る。

これは、スレーブ・アドレスをアドレス・リード線に出
す事により行う。

例えば、２４のアドレス・リード線が可能で、これは、
メモリー参照信号（ＢＳＭＲＥＦと呼ばれる付随制御回
線の状態に依存する２つの解釈のいずれかを有する事が
出来る。

もしこのメモリー参照信号が２進数零である場合は、第
２図のフォーマットは、アドレス・リード線に、最下位
のビットである２３番目のリード線を使用する。

本明細書に用いられる如く、用語２進数零および２進数
１は、電気信号の低〜および高■の状態を表示する為に
それぞれ使用されるものである事を知るべきである。

もしメモリー参照信号が２進数１である場合は、第３図
に示される如き２４ビツトに対するフォーマットが適用
する。

主として、このメモリーがアドレス指定される時、バス
は、２２４バイト迄をメモリー内で直接アドレス指定さ
せ得る。

各装置が制御情報、データ、又は割込みを通過させてい
る時、これ等装置はチャンネル番号により相互にアドレ
ス指定する。

このチャンネル番号は、バスにより２１０チヤンネル迄
アドレス指定され得る。

チャンネル番号と共に、６ビツトの機能コードが通され
、このコードは、この伝送が２６迄の可能性のある機能
のどれを意味するかを指定する。

マスターがスレーブからの応答サイクルを要求する時、
マスターは、ＢＳＷＲＩＴＥ−と名づけられた制御リー
ド線の１つの状態（読出し指令）により、これをスレー
ブに対し表示する。

（制御り−ド線の他の状態は応答を要求しない。

即ち書込み指令）。

更に、このマスターは、それ自身の識別（身元）をスレ
ーブに対しチャンネル番号で与える。

バスのアドレス・リードと対向するデータ・リード線は
第４図のフォーマットに従ってコードされて、スレーブ
からの応答が要求される時、マスターの識別を表示する
。

この応答サイクルは、非メモリー参照伝送により要求側
に向けられ、２番目の半バスサイクル（ＢＳＳＨＢＣ−
）として表示される制御リード線は、これが待ち望まれ
たサイクル（他の装置から要求されない伝送と比較して
）である旨を表示する様付勢される。

分配されたタイブレーク・ネットワークは、バス・サイ
クルを付与し、かつバスの使用に対する同時要求を解決
する機能を提供する。

優先順位は、バスの物理的位置に基いて付与され、最高
優先順位はバス上の最初の装置に対して与えられる。

前記のタイブレーク機能を実施する為のロジックは、第
８図に示され、バスに接続された全ての装置間に同様に
分配されている。

典型的なシステムにおいては、メモリーは最高優先順位
を与えられ、中央プロセサは最低優先順位を与えられ、
その他の装置はその性能要件に基いて位置決めされる。

この様に、第１図において、本発明の典型的なシステム
は、メモリー１−２０２乃至Ｎ−２０４と連結された多
回線バス２００を含み、これ等のメモリーは最高優先順
位を有し、中央プロセサ２０６は最低優先順位を有する
。

又、バスに接続されている、例えば科学演算装置２０８
と各種のコントローラ２１０，２１２、および２１４が
含まれる。

コントローラ２１０は、例えば４つの装置記録周辺デバ
イス２１６を制御する様結合されている。

コントローラ２１２は、モデム（変調／復調）装置を介
して通信制御を行う為に使用され、コントローラ２１４
は、テープ周辺デバイス２１８又はディスク周辺デバイ
ス２２０の如き大容量記憶デバイスを制御する為に使用
される。

既に述べた様に、バス２００と結合された各デバイスの
いずれもバスに接続されたメモリー又は他のどの装置を
もアドレス指定出来る。

この様に、テープ周辺デバイス２１８は、コントローラ
２１４を介してメモリー２０２をアドレス指定出来る。

以下に論議する如く、バスに対して直接接続されたこれ
等の各装置は、第８図に関して図示され論議される如く
タイブレーク・ロジックを含み、更にこの様な装置の各
々は、典型的な基本デバイス・コントローラ・アドレス
・ロジックに関して第９図、典型的なメモリー・アドレ
ス・ロジックに関して第１０図、典型的な中央プロセサ
・アドレス・ロジックに関しては第１１図について論議
される如きアドレス・ロジックを含んでいる。

各装置２１６．２１８および２２０の如くバスに対して
直接接続されていない諸装置も又、タイブレーク・ロジ
ックを有する。

チャンネル番号は、メモリーアドレスにより識別される
メモリータイプ処理要素を除いて、あるシステムにおけ
る各端末点に対して存在する。

チャンネル番号はそのような各デバイスに割当てられる
。

全２重デバイスは、半２重デバイスと共に２つのチャン
ネル番号を用いる。

出力専用又は入力専用デバイスはそれぞれ唯１つのチャ
ンネル番号を用いる。

これらチャンネル番号は容易に変更可能であり、従って
１個以上の１６進ロータＩＪ−スイッチ（つまみ輪スイ
ッチ）が、その装置のアドレスを表示もしくはセットす
るためバスに接続されたこの様な装置の各々について使
用出来る。

このように、システムが構成される時、チャンネル番号
はそのシステムに対して適当となるようにバスに対して
接続された特定の装置に対して付けることが出来る。

多数入出力（Ｉｌｏ）ポートを有する各装置は、一般に
１ブロツクの連続的なチャンネル番号を必要とする。

−例として、４ポートの装置は、チャンネル番号の上位
の７ビツトを割当てるのにロータリー・スイッチを用い
て、そしてポート番号を定めて入力ポートを出力ポート
から区別する為そのチャンネル番号の下位の３ビツトを
用いることができる。

スレーブ装置のチャンネル番号は、第３図に示す如く全
ての非メモリ−伝送に関するアドレス・バス上に現われ
る。

各装置は、その番号とそれ自身の内部に記憶された番号
（ロータリー・スイッチにより内部に記憶されたもの）
とを比較する。

比較動作を行う装置は、定義によってスレーブであり、
そのサイクルに応答しなければならない。

一般に１つのシステムにおいて２つの点が同じチャンネ
ル番号に割当てられる事はない。

第３図に示される如く、特定のバス即ちＩ１０機能は、
非メモリー伝送に対するバス・アドレス・リード線のビ
ット１８乃至２３により表示される如く、実行出来る。

機能コードは、出力又は入力動作を表わしてもよい。

全ての奇数の機能コードは出力伝送（書込み）を示し、
全ての偶数の機能コードは入力伝送要求（読出し）を示
す。

中央プロセサは、入出力指令に関する６ビツトの機能コ
ード・フィールドの最下位ビット２３を検査し、バス・
リード線を用いてその方向を示す。

出力および入力機能には各種のものがある。

出力機能の１つは、１つのデータ量例えば１６ビツトが
バスからチャンネルにロードされる指令である。

個々のデータ・ビットの意味は特定の構成要素であるが
、データ量は、特定の構成要素の機能性に依存して記憶
、送り、伝達等されるべきデータを意味する様にとられ
る。

別のこの様な出力機能は、例えば２４ビツトの量がチャ
ンネル・アドレス・レジスタ（図示せず）にロードされ
る指令である。

このアドレスは、メモリー・バイト・アドレスであり、
チャンネルがデータの入力又は出力を開始するメモリー
の起動ロケーションを指示する。

他の各種の出力機能は、特定の伝送の為チャンネルに割
当てられたメモリーバッファのサイズを規定する出力レ
ンジ指令と、その個々のビットにより特定の応答を惹起
する出力制御指令と、印字指令の如き出力タスク機能と
、ターミナル速度、カードリーダーモード等の如き諸機
能を表示する為の指令である出力構成と、第５図に示す
如きフォーマットを用いて例えば１６ビツトのワードを
チャンネルにロードする指令である出力割込み制御とを
含む。

最初の１０ビツトは中央のプロセサ・チャンネル番号を
示し、ビット１０乃至１５は割込みレベルを示す。

割込み時に、中央プロセサ・チャンネル番号はアドレス
・バスに戻されるが、一方この割込みレベルはそのデー
タ・バスに戻される。

入力機能は、この場合入力データがデバイスからバスに
伝送される点を除いて出力機能に類似した諸機能を含ん
でいる。

この様に、入力機能は、タスク構成と割込み指令だけで
なく、入力データと、入力アドレスと、入力レンジ指令
を含んでいる。

更に、チャンネルがバスに対してそのデバイス識別番号
を出すデバイス識別指令が含まれる。

又、２つの入力指令を含み、これにより状態ワード１又
は状態ワード２が今述べた如くチャンネルからバスに出
される。

状態ワード１からの表示は、例えば特定のデバイスが動
作しているかどうか、バスからの情報を受取る用意があ
るかどうか、エラー状態があるかどうか、アテンション
が要求されているかどうか、を含んでいる。

状態ワード２は、例えばパリティ表示、非訂正可能なメ
モリーあるいは訂正されたメモリー誤りがあるかどうか
、強制指令があるかどうか、あるいは例えば非存在のデ
バイス又は資源があるかどうか、を含んでいる。

前述の如く、唯一のデバイス識別番号が、バスに接続さ
れる各異なるタイプのデバイスに割付けられている。

この番号は、入力デバイス識別と呼ばれる入力機能指令
に応答してバス上に供される。

この番号は、第６図に示されるフォーマットでデータバ
スに出される。

便宜の為、この番号は、デバイスを識別する１３ビツト
（ビットＯ乃至１２）と、デバイスのある機能性を識別
する３ビツト（ビット１３乃至１５）とに必要に応じて
分割されている。

中央プロセサへの割込みを望む装置は、バス・サイクル
を要求する。

バス・サイクルが付与される時、この装置はその割込み
ベクトルをバスに出し、この割込みベクトルは、中央プ
ロセサのチャンネル番号と、割込みレベル数とを含んで
いる。

この様に、この装置は、割込みベクトルとしてマスター
のチャ／ネル番号と、その割込みレベル数とを提供する
。

もしこれが中央プロセサのチャンネル番号であれば、中
央プロセサは、与えられたレベルが現在の内部の中央プ
ロセサ・レベルよりも数値的に小さく、かつもし中央プ
ロセサが丁度別の割込みを受入れていない場合、この割
込みを受入れる。

受入れはバスＡＣＫ信号（ＢＳＡＣＫＲ−）により表示
される。

もし中央プロセサがこの割込みを受入れられない場合、
ＮＡＫ信号が戻される（ＢＳＮＡＫＲ−）。

ＮＡＫ（ある時は、ＮＡＣＫと呼ばれる）信号を受取る
デバイスは、再通常割込みを示す信号を中央プロセサ（
ｃｐ）から受けた時（ＢＳＲＩＮＴ−）再トライする。

中央プロセサは、レベル変化を完了した時この信号を発
し、従ってもう一度割込みを受入れる事が出来る。

マスターのチャンネル番号は、２つ以上のチャンネルが
同じ割込みレベルになり得るから、ベクトルで使用に供
される。

割込みレベル０は、これが装置が割込みを行わない事を
意味する様に規定されている為、特殊な意味を有してい
る。

第７図はバス・タイミング図を例示しており、これにつ
いては以下に更に詳細に論議しよう。

然しなから、一般にこのタイミングは、下記の如くであ
る。

このタイミングは、マスター装置からバスに接続された
スレーブ装置迄の全ての伝送に適用する。

伝送が生じ得る速度は、システムの構成に依存している
。

即ち、バスに接続される装置が多く、バスが長ければ、
伝播の遅延の為、バス上の通信が長くかかる。

他方、バス上の装置が少なければ、応答時間も減少スる
。

従って、このバスのタイミングは性質的に真に非同期で
ある。

バス・サイクルを望むマスターは、バス要求を行う。

信号ＢＳＲＥＱＴ−はバス上の全ての装置に共通で、も
し２進数零であれば、少くとも１つの装置がバス・サイ
クルを要求している事を示す。

バス・サイクルが与えられる時、信号ＢＳＤＣＮＮ−は
２進数零となり、第８図に関して更に特別に述べるタイ
ブレーク機能が完了し、今や特定の１つのマスターがバ
スの制御を有している事を示す。

信号ＢＳＤＣＮＮ−が２進数零になる時、マスターは、
バスに対して伝送されるべき情報を与える。

バス上の各装置は、ＢＳＤＣＮＮ−から内部ストローブ
を生成する。

このストローブは、ＢＳＤＣＮＮ−信号の２進数零の受
取りから例えば約６０ナノ秒丈遅延する。

この遅延がスレーブにおいて完了する時、バス伝播時間
の変動は殺され、各スレーブ装置はそのアドレス（メモ
リーアドレス又はチャンネル番号）を識別出来る事にな
ろう。

アドレス指定されたスレーブは、ＡＣＫＸＮＡＣＫ又は
ＷＡＩＴ信号、更に詳細にはＢＳＡＣＫＲ−１ＢＳＮＡ
ＫＲ−又はＢＳＷＡＩＴ−の３つの信号のいずれか１つ
をこの時作る事が出来る。

この応答は、バス上に送り出されて、スレーブが要求さ
れた動作を識別した旨のマスターに対する信号として作
用する。

次に、この制御回線は、第７図に示される如きシーケン
スで２進数１に戻る。

この様に、バスのハンドシェークは完全に非同期であり
、遷移は先行する遷移が受取られた時にのみ生じる。

従って、個々の装置は、ストローブとＡＣＫ等の間に異
なる時間的長さを要し、遷移はその内部の機能性に依存
している。

バス時間切れ機能は、生じ得る渋帯を防止する為に存在
する。

バス上を伝送される情報は、例えば５０信号即ち５０ビ
ツトも包含出来、その内訳は下記の如くである。

即ち、２４アドレス・ビット、１６データ・ビット、５
制御ビツト、および５保全ビツトである。

これ等各種の信号は、以下に記述される。第８図に関し
て特に記述されたタイブレーク機能は、サービスの為異
なる装置からの同時要求の解決、および位置に関する優
先順位システムに基いてバス・サイクルを与えるもので
ある。

前に述べた如く、メモリーは最高優先順位を有し、中央
プロセサは最低優先順位を有し、これ等はバス２００の
両端に物理的に存在している。

他の装置は、中間の位置を占め、バスのメモリ一端に近
づくにつれ増大する優先順位を有する。

第８図の優先順位ロジックは、タイブレーク機能を実施
する為、バスに直接接続された諸装置の個々に含まれる
。

この様な装置の優先順位ネットワークは、付与フリップ
フロップを含んでいる。

いずれの時点においても、唯１の特定の付与フリップフ
ロップがセット出来、この装置は定義によりこの特定の
バス・サイクルに対するマスターである。

どの装置も、いつでもユーザ゛要求が出来、従ってその
ユーザ・フリップフロップをセットする。

従って、いつでモ、多くのユーザ゛・フリップフロップ
がセット出来、その各々は将来のバス・サイクルを表示
する。

更に、バス上の各装置は要求フリップフロップを含む。

全ての装置が一体に考えられる時、この要求フリップフ
ロップは要求レジスタと考えて良い。

どんな多くの要求が出されていようとも、唯１つの付与
フリップフロップをセットする様機能するタイブレーク
・ネットワークを供給するのは、このレジスタの出力で
ある。

特に、もし要求がなければ、要求フリップフロップはセ
ットされないであろう。

最初にセットされるユーザ・フリップフロップは、その
要求フリップフロップをセットさせることになる。

これは、更に後述の如く短い遅延の後、他のデバイスが
それらの要求フリップフロップをセットするのを禁止す
る。

この様に、ここで生じる事は、全てのユーザ要求のスナ
ップショットがある期間（遅延時間）の間とられる事で
ある。

この結果は、多くの要求フリップフロップが、それらの
到着に依りこの遅延の間セットされる事である。

この要求フリップフロップの出力を安定させる為、各装
置は、この様な安定が生じた事を保証する為にその様な
遅延作用を有する。

付与フリップフロップは、これと関連する装置がその要
求フリップフロップをセットし、かつ遅延時間が経過し
、かつより高い優先順位の装置がバス・サイクルを要求
しない場合、セットされる。

そのとき、ストローブ信号は、別の遅延時間の後生成さ
れ、そしてマスターがＡＣＫＸＮＡＣＫ、又はＷＡＩＴ
信号をスレーブ装置から受取る時、最後に付与フリップ
フロップがクリア（リセット）される。

前に述べた如く、３つの可能性のあるスレーブ応答、即
ちＡＣＫ、ＷＡＩＴ又はＮＡＣＫ信号がある。

更に、応答が全くない第４の状態がある。

バス上のどの位置もこれにアドレスされた伝送であると
識別出来ない場合は、応答は現れない。

次いで、時間切れ（タイムアウト）機能が生じ、モして
ＮＡＣＫ信号が受けられ、これによりバスをクリアする
。

スレーブがマスターからバス伝送を受入れる事が可能で
あり、かつそうする事を望む場合、ＡＣＫ信号が生成さ
れる。

もしスレーブが一時的にビジーであり、この時伝送を受
入れられない場合、ＷＡ Ｉ Ｔ応答がスレーブにより
生成される。

ＷＡ Ｉ Ｔ信号の受取り時に、マスターは与えられた
次のバス・サイクルにおいてサイクルを再トライし、成
功するまでこれを続ける。

スレーブからのＷＡＩＴ応答の原因のいくつかは、中央
プロセサがマスターである場合、例えばメモリーがスレ
ーブでありかつメモリーが別の装置からの要求に応答し
ている時であること、あるいはコントローラがスレーブ
である時であること、例えばコントローラがメモリーか
らの応答を待合せているか、あるいはコントローラが未
だ前の入出力指令を処理していない時である。

コントローラがマスターであり中央プロセサがスレーブ
である時、中央プロセサは、コントローラに対しＡＣＫ
又はＮＡＣＫ信号で応答できるが、ＷＡＩＴ信号では応
答できない。

更に、メモリーはマスターである時、スレーブ装置が中
央プロセサであろうと又はコントローラであろうと待た
されることはない。

スレーブにより表示されるＮＡＣＫ信号は、スレーブが
この時伝送を受入れられない事を意味する。

ＮＡＣＫ信号の受取り時に、マスター装置は、直ちに再
トライせずにマスターのタイプに依って特別な動作をと
る。

既に一般的に前述した様に、バス上にはハンドシェーク
機能を行う基本的なタイミング信号がある。

既に述べた様に、これ等５つの信号は、２進数零のとき
バス上の１つ以上の装置がバス・サイクルを要求してい
る事を表示するバス要求信号（ＢＳＲＥＱＴ−）と、２
進数零のとき特定のマスターがバス伝送を行なっており
かつある特定のスレーブによる使用の為バス上に情報を
与えていることを示すデータ・サイクル現在信号（ＢＳ
ＤＣＮＮ−）と、スレーブによりマスターに対し生成さ
れ、この信号を２進数零にする事によりスレーブが伝送
を受入れている旨の信号であるＡＣＫ信号（ＢＳＡＣＫ
Ｒ−）と、スレーブによりマスターに対し生成され、マ
スターに対してそれが２進数零の時この伝送を拒否して
いることを表示するＮＡＫ信号（ＢＳＮＡＫＲ−）と、
スレーブによりマスターに対し生成され、２進数零の時
スレーブが伝送を拒否している事を表示する信号である
ＷＡ Ｉ Ｔ信号（ＢＳＷＡＩＴ−） とである。

更に又、以前に記述した如く、各バス・サイクルの情報
内容として伝送される情報信号が５０もある。

これ等の信号は、ストローブ信号の前縁部においてスレ
ーブにより使用される様有効である。

以下の全ての論議は例示の為であり、ビットの数は機能
が異なると共に変化する事を了解すべきである。

この様に、データに対しては１６リード線即ち１６ビツ
ト、詳細には信号ＢＳＤＴＯＯ−乃至ＢＳＤＴＩ ５−
が設けられている。

アドレスに対しては２４リード線、詳細には信号ＢＳＡ
ＤＯｏ−乃至ＢＳＡＤ２３−が設けられている。

２進数零である時アドレス・リード線がメモリー・アド
レスを含む事を示すメモリー参照信号（ＢＳＭＲＥＦ−
）に対して１ビツトが設けられている。

メモリー参照信号が２進数ｌである時、アドレス・リー
ド線が第３図に示す如くチャンネル・アドレスおよび機
能コードを含んでいる事を示す。

又、２進数零である時現在の伝送がｌワードが２バイト
からなるワード伝送ではなくバイト伝送である事を示す
バイト信号（ＢＳＢＹＴＥ−）も与えられる。

又、２進数１である時、スレーブが情報をマスターに与
える木に要求されている事を示す書込み信号（ＢＳＷＲ
ＩＴ−）もある。

別のバス伝送が、この情報を与える。

更に、マスターにより使用されてスレーブに対してこれ
が前に要求した情報である事を示す第２の半バス・サイ
クル（ＢＳＳＨＢＣ−）が与えられる。

バスの１対の装置が続出し動作を開始したときから第２
のサイクルが生じる迄（信号（ＢＳＷＲＩＴ−）で表示
される）、伝送を完了する為（ＢＳＳＨＢＣ−で表示）
、相方の装置はバス上の他の全ての装置に対してビジー
となる。

種々のエラーおよびパリティ信号に加えて、バス上の５
０の情報信号の内にロック信号も含まれている。

このロック信号（ＢＳＬＯＣＫ−）はロック動作を生じ
させるのに用いられる。

これはマルチサイクル・バス伝送であり、これにより１
つの装置が、メモリーの１ワード又はマルチワード区域
の読出し又は書込みを行うことができ、その間他のどの
装置も別のロック指令によりその動作に介入する事が出
来ない。

これは、システムの多重処理システムへの接続を容易に
する。

ロック動作の効果は、あるタイプの動作に関しメモリー
・サイクルの持続時間を越えてビジー状態を延長させる
事である。

最後のサイクルが完了する以前にロック信号を開始させ
ようとする他の装置は、ＮＡＣＫ応答を受取るであろう
。

メモリーは、然しなから、他のメモリーの要求に対して
も依然として応答する。

ロック動作の１例は、読出し変更書込みサイクルであり
、その３つのバス・サイクルは以下の如きものである。

最初のバス・サイクルの間、アドレス・バスはメモリー
・アドレスを保有し、データ・バスはオリジネータのチ
ャンネル番号を保有し、信号Ｂ ＳＷＲＩ Ｔ−は応答
が要求される事を示す２進数零であり、信号ＢＳＬＯＣ
Ｋ−はこれがロックされた動作である事を示す２進数零
であり、更にＢＳＭＲＥＦ−信号は２進数零であり、信
号Ｂ５５ＨＢＣ−は２進数１である。

読出し変更書込み動作の２番目のバス・サイクルの間、
アドレス・バスはオリジネータのチャンネル番号を含み
、データ・バスはメモリー・データを含み、Ｂ５５ＨＢ
Ｃ−信号は読出し応答を示す２進数零であり、ＢＳＭＲ
ＥＦ−信号は２進数１である。

第３のバス・サイクルの間、アドレス・バスはメモリー
・アドレスを含み、データ・バスはメモリー・データを
含み、ＢＳＬＯＣＫ−信号は読出し変更書込み動作の完
了を表示する２進数零であり、ＢＳＭＲＥＦ−信号は２
進数零で、Ｂ５５ＨＢＣ−信号は２進数零である。

更に、ＢＳＷＲＩＴ−信号は２進数１である。

他の全ての動作における如く、読出し変更書込み動作の
３つのバス・サイクルの間にあるバスの時間は、この伝
送に関与しない他の諸装置により使用出来る。

他の制御信号に加えて、バスに与えられているのは、バ
ス・クリア（ＢＳＭＣＬＲ−）信号で、これは通常２進
数１で、中央プロセサの保守パネルに位置するマスター
・クリア・ボタンが押されると２進数零となる。

このバス・クリア信号は、又例えばパワーアップ・シー
ケンスの間２進数零となる。

再割込み信号（ＢＳＲＩＮＴ−）は、中央プロセサがレ
ベル変化を完了する時は常に、このプロセサにより出さ
れる短時間のパルスである。

この信号が受取られると、先に割込みを行なって拒絶さ
れた各スレーブ装置は、割込みを再び行う。

第７図のタイミング図については、典型的なコントロー
ラのアドレス・ロジック回路、メモリーおよび中央処理
装置に関して更に詳細に論議する。

第７図のタイミング図において、各バス・サイクルには
、３つの識別可能な部分、詳細には最高優先順位を要求
するデバイスがバスを獲得する期間（７−Ａ乃至７−Ｃ
）と、マスター装置がスレーブ装置を呼出す期間（７−
Ｃ乃至７−Ｅ）と、スレーブが応答する期間（７−Ｅ乃
至７−Ｇ）がある。

バスがアイドルのとき、バス要求信号（ＢＳＲＥＱＴ−
）は２進数１である。

バス要求信号の時点７−Ａにおける負になる縁部は、優
先順位ネット・サイクルを開始する。

優先順位ネットを解決しく時点７−Ｂにおいて）かつバ
スのマスター・ユーザ゛を選択するためシステム内に許
された非同期遅延があるバス上の次の信号はＢＳＤＣＮ
Ｎ−即ちデータ・サイクル現在信号であり、ＢＳＤＣＮ
Ｎ−信号の時点７−Ｃにおける２進数零への遷移は、バ
スの使用がマスター装置に与えられた事を意味する。

その後、バス動作の第２の相は、マスターが選択されて
、現在バス２００のデータ、アドレスおよび制御リード
線に関する情報を、マスターがその様に表示するスレー
ブ装置に対して自由に伝送することを意味する。

このスレーブ装置は、ストローブ即ちＢＳＤＣＭ）−信
号の負になる縁部において開始するバス動作の第３の相
を開始する様用意する。

このストローブ信号は、例えば第８図の遅延回路２５に
よりＢＳＤＣＮＮ−信号の負になる縁部から６０ナノ秒
遅れる。

時点７−ＤにおけるＢＳＤＣＮＤ−信号の負になる縁部
の発生時に、スレーブ装置は、これがそのスレーブ装置
のアドレスであるか、又そのスレーブ装置がどんな応答
を生成すべきかの決定プロセスを開始する為に呼出され
るかを知る為に、現在テスト出来る。

代表的には、確認信号（ＢＳＡＣＫＲ−）をスレーブ装
置に生成させ、代表的でない場合は、Ｂ ５ＮＡＫＲ−
又はＢＳＷＡＩＴ−信号あるいは全く無応答（存在しな
いスレーブの場合）さえも本文に記述する如く起る。

時点７−Ｅにおける確認信号の負になる縁部は、マスタ
ー装置により受取られると、マスターのＢＳＤＣＮＮ−
信号を時点７−Ｆにおいて２進数１の状態にする。

ストローブ信号は、時点７−Ｆから遅延回路２５により
与えられる遅延である時点７−Ｇにおいて２進数１の状
態に戻る。

この様に、バス動作の第３の相においては、バス上のデ
ータおよびアドレスはスレーブ装置により記憶され、こ
のバス・サイクルはオフになり始める。

このサイクルの終り、即ちＢＳＤＣＮＮ−が２進数１に
なる時、別の優先順位ネット解を動的に可能にする。

この時、バス要求信号が生成され、もし受取られない場
合、これは、バスがアイドル状態に戻り、従ってＢＳＲ
ＥＱＴｎ号は２進数１の状態になる事を意味する。

もしこのバス要求信号がその時存在する場合、即ち図示
の如く２進数零であワＡよ、この信号は非同期優先順位
ネット選択プロセスを始動し、これに続いて時点７−Ｉ
における点線により示される如＜ ＢＳＤＣＮＮ−の別
の負になる縁部が駆動される。

この優先順位ネット解は、待合せする必要はなく、即ち
時点７−Ｈにおける確認信号の正になる縁部によりトリ
ガーされる必要はないが、実際にはその後装置がバス・
サイクルを所望する場合バスのアイドル状態への遷移の
直後に時点７−Ｆにおいてトリガーされる事もある。

このプロセスは、非同期的態様で繰返す。次に第８図の
優先順位ネット・ロジックにおいては、優先順位ネット
・サイクルは最初アイドル状態にあり、回線１０のバス
要求信号（ＢＳＲＥＱＴ−）は２進数１である。

このバス要求信号が２進数１である時、レシーバ（反転
増巾器）１１の出力は２進数零になる。

レシーバ１１の出力はゲート１２の１つの入力に結合さ
れている。

ゲート１２に対する他の入力は、通常２進数１であるバ
ス・クリア信号と、通常２進数１であるゲート２６の出
力である。

ゲート１２の出力は、バス・アイドル状態の間従って２
進数零であり、又この為遅延回線１３の出力は２進数零
である。

２進数零である遅延回線１３の入出力は、ＮＯＲゲート
１４（ＢＳＢＳＹ−）の出力を２進数１にする。

バスに接続される各装置の１つがバス・サイクルを望む
時、そのユーザ・フリップフロップ１５をそのＱ出力が
２進数１となる様に非同期的にセットする。

この様に、バスがアイドル状態にある時、バスがビジー
の状態になる除土じる第１の事象は、ユーザがそのユー
ザー要求フリップフロップ１５をセットする事である。

ゲート１６に対する両入力が２進数ｌの状態である時、
その出力は２進数零である。

これは、そのＱ出力（ＭＹＲＥＱＴ−）が２進数１とな
る様に要求フリップフロップ１７をセットする。

この様に、非同期的態様において、要求フリップフロッ
プ１７のＱ出力は２進数１となる。

この動作は、バスに接続された他の各装置の同様なロジ
ックに一致して生じ得る。

ＭＹＲＥＱＴ＋信号の２進数１状態は、ドライバ１８を
介して２進数零としてバスの回線１０に出される。

この様に、第７図のタイミング図において、ＢＳＲＥＱ
Ｔ−信号は、負即ち２進数零の状態になる。

バスに接続される各装置の要求フリップフロップ１７の
いずれか１つからのシステムに対するどの要求も、この
様に２進数零の状態に回線１０を保持する。

この遅延回線１３は、要素１４，１６および１７が遭遇
する伝播の遅延を補償する為の十分な遅延を有する。

この様に、あるデバイスがその要求フリップフロップ１
７をセットしても、これは、バス・サイクルを別に要求
しているより高い優先順位のデバイスが次のバス・サイ
クルをとらない事を意味しない。

例えば、もしより低い優先順位のデバイスがその要求フ
リップフロップ１７をセットする場合、回線１０の２進
数零信号は、より高い優先順位のデバイスを含む全ての
デバイスに供給され、このより高い優先順位の装置は更
にそのゲート１２の出力に２進数１状態を生成してその
ゲート１４の出力に２進数零状態を生成して、これによ
り実際にこの様なより高い優先順位のデバイスのユーザ
・フリップフロップ１５が既にセットされていなかった
場合、この様な他のより高い優先順位のデバイスの要求
フリップフロップ１７のセツティングを消勢する。

いったん例えば２０ナノ秒の遅延時間が過ぎ、そしてこ
の様なより高い優先順位のデバイスの回線１３の出力が
現在２進数１の状態であると、次いでゲート１４の出力
は２進数零の状態となり、その結果この様なより高い優
先順位のデバイスのユーザ゛・フリップフロップ１５が
セットされているかどうかの如何に拘らず、ゲート１６
の出力は２進数１となり、これにより要求フリップフロ
ップ１７のセツティングを消勢する。

この様に、この時間フレームにおいては、全てのデバイ
スは、実際にこれ等がそのユーザ・フリップフロップ１
５のセツティングにより表示される如くサービスを要求
している場合、それ等の要求フリップフロップ１７をセ
ットする。

最初にバス・サイクルを要求するデバイスの要素１３に
より与えられる遅延時間の後、その要求フリップフロッ
プ１７をセットさせなかったデバイスは、そのバス・サ
イクルが完了するまでこれを行う事が出来ない。

この様に、より高い優先順位のデバイスは、そのユーザ
゛・フリップフロップが、より低い優先順位のデバイス
がそのフリップフロップをセットしてから数ナノ秒後に
セットされる場合ですらそのバスを獲得する。

この様に、バス・サイクルを要求するデバイス用の要求
フリップフロップ１７の全ては、遅延回線１３の遅延回
線構造により示される如き時間間隔の間においてセット
される事になる。

バスと接続されたこの様な各デバイスの多くのものが、
この様な時間間隔中にその要求フリップフロップをセッ
トさせることができるのにも拘らず、唯１つのこの様な
デバイスがその付与フリップフロップ２２をセットでき
るのである。

その付与フリップフロップ２２をセットするデバイスは
、バス・サイクルを要求する最高優先順位のデバイスと
なる。

バス・サイクルを要求するこの最高優先順位のデバイス
がそのバス・サイクル中その動作を完了した時、それら
の要求フリップフロップをセットさせている他のデバイ
スは、再びこの様な次のバス・サイクルを求める事にな
る。

要求フリップフロップのＱ出力は、ドライバ１８に与え
られる他に、更にＮＡＮＤゲート１９の１つの入力に接
続されている。

フリップフロップ１７のＱ出力はＡＮＤゲ゛−ト２０の
】つの入力に接続される。

ゲート１９に対する他の入力はより高い優先順位のデバ
イスから、詳細には例えば９つの先行するより高い優先
順位のデバイスから受取られる。

これらより高い優先順位のデバイスから受取ったこれ等
の信号は、信号ＢＳＡＵＯＫ＋乃至ＢＳＩＵＯＫ＋とし
て第８図の左側から受取られる事が示されている。

もしこの様な９つの信号のいずれか１つが２進数零であ
る場合、これは、より高い優先順位のデバイスがバス・
サイクルを要求していることを意味し、従ってこれは現
在のデバイスがその付与フリップフロップ２２をセット
するのを禁止し、これによりその現在のデバイスが次の
バス・サイクルをとるのを不可能にする。

ゲート１９により受取られる他の入力は、遅延回線１３
の出力およびＮＯＲゲート２１の出力からのものである
。

遅延回線１３の出力は２進数１であり、もしゲート１９
に対する他の全ての入力が２進数１である場合、付与フ
リップフロップ２２がセットされる。

ゲート２１からの他の入力は、バスがアイドル状態にあ
る時、２進数１である。

ＮＯＲゲート２１に対する入力は、Ｂ ５ＡＣＫＲ＋信
号、ＢＳＷＡＩＴ十信号、ＢＳＮＡＫＲ十信号、および
Ｂ ＳＭＣＬＲ十信号である。

これ等信号のいずれか１つが２進数ｌである場合、この
バスは従ってビジーの状態にあり、フリップフロップ２
２はセット出来ない。

もし付与フリップフロップ２２がセットされていると、
Ｑ出力信号は２進数１であり、インパーク２３により２
進数零に反転され、次いで信号回線ＢＳＤＣＮＮ−上の
バスに出される。

これは、ＢＳＤＣＮＮ−信号が２進数１から２進数零の
状態になる時、第７図のタイミング図に示されている。

この様に、バス・サイクルの優先順位サイクルが完了す
る。

更に、もしあるデバイスがサービスを要求し、最高優先
順位のデバイスである場合、遅延回線１３及びＢＳＡＵ
ＯＫ＋優先順位回線からゲート１９が受取る２つの入力
は２進数１となるが、フリップフロップ１７のＱ出力は
２進数零となり、これによりＢＳＭＹＯＫ＋信号を２進
数零に設定して、次のより低い優先順位のデバイスとそ
れに続くより低い優先順位のデバイスに対して、次のバ
ス・サイクルを使用するであろう要求しているより高い
優先順位のデバイスがあることを示し、これによりバス
・サイクルを全てのより低い優先順位のデバイスが使用
するのを禁止する。

より高い優先順位のデバイスから受取る９つの優先順位
回線は信号ＢＳＢＵＯＫ＋乃至ＢＳＭＹＯＫ＋として１
位置だけずれた態様で伝送されることを知るべきである
。

この様に、前記あるデバ・ｆスが受取る信号ＢＳＡＵＯ
Ｋ＋は、次のより低い優先順位のデバイスが受取る信号
ＢＳＢＵＯＫ＋に対応する。

優先順位サイクルを完了し、そして現在２進数零の状態
をＢＳＤＣＮＮ−回線上に設定しているので、この信号
は第８図に示される如きロジックの全てのレシーバ２４
により受取られる。

これは、２進数１の状態をレシーバ２４の出力に発生さ
せ、２進数零をＮＯＲゲート２６の出力に発生させ、こ
れによりＡＮＤゲート１２が２進数１の状態を発生する
のを停止させる。

更に、レシーバ２４の出力における２進数１状態は、例
えば持続時間が６０ナノ秒である遅延回線２５により受
取られる。

遅延回線２５の出力は、ＮＯＲゲート２６の他の入力で
も受取られて、ストローブが生成される時ゲート１２を
禁止させ続ける。

この様に、遅延回線２５により設定された遅延回線期間
の終りにおいて、ストローブ（ＢＳＤＣＮＤ＋）信号が
生成され、その反転、即ちＢＳＤＣＮＤ−信号が第７図
のタイミング図に示されている。

このストローブ信号の使用については以下に記述する。

この様に、遅延回線２５により発生された６０ナノ秒の
期間は、第８図の優先順位ネットワークが機能するのを
禁止して、これにより勝利を得たデバイス即ち最高優先
順位要求デバイスが妨害なしに次のバス・サイクルを使
用するのを可能にする。

遅延回線２５の出力に発生されるストローブは、同期信
号として潜在的なスレーブにより使用される。

もしストローブ信号が伝達されたならば、スレーブとし
て表示される装置の１つは、ゲート２１の入力の１つに
受取られる信号ＡＣＫＸＷＡＩＴ又はＮＡＣＫのいずれ
か１つで応答する。

もし典型的な場合として例えばＡＣＫが受取られる場合
、あるいはこの様な応答信号のいずれかが受取られる場
合、これは、付与フリップフロップ２２をリセットする
。

この応答は第７図のタイミング図に示され、この場合Ｂ
ＳＡＣＫＲ−信号がスレーブから受取られる様に示され
、これにより付与フリップフロップ２２のリセットによ
ってＢＳＤＣＮＮ−信号を２進数１の状態に変更する。

ＢＳＡＣＫＲ十信号の論理的等価信号は、他の２つの信
号と同様に、ＢＳＡＣＫＦ″十信号としてゲート２８に
より受取られる。

この様な信号間の唯一の差異は、数ナノ秒の遅れである
。

これは、フリップフロップ１７をリセットする。

このＢＳＡＣＫＦ’十信号と他の２つの信号は、勝利を
得た装置によってのみ受取られ、その要求フリップフロ
ップ１７とそのユーザ・フリップフロップ１５がリセッ
トされる。

フリップフロップ１５は、もし付与フリップフロップ２
２がセットされている場合か、あるいは他の２つのフリ
ップフロップ１７と２２における場合の如く、バス・ク
リア信号がバス上に受取られる場合、ＮＯＲゲート２９
を介してリセットされる。

この様に、このプロセスは、非同的態様で各装置につい
て継続して、バスに接続されたこの様な各装置の１つが
次のバス・サイクルを使用するのを可能にする。

第９図に示す如き典型的なコントローラ・アドレス・ロ
ジックに関して、このロジックは、コントローラに接続
される４つ迄のサブ装置即ち周辺デバイスを有するコン
トローラの特定の１つの例示である。

要素７０は、一方がメモリー参照信号（ＢＳＭＲＥＦ−
）用であり、他方がそれぞれバス・アドレスＢＳＡＤＯ
８−乃至ＢＳＡＤ１４−用である回線レシーバを含んで
いる。

第９図におけるこのロジックが非メモリ−・コントロー
ラ用である為、メモリー参照信号は、要素７０の入力と
インバータ７１の出力の相方において、２進数１である
。

スイッチ７２は、７つのアドレス・リード線と、インパ
ーク７８を介するその反転とを受取る様に接続されてい
る。

このスイッチは、バス２００に接続された殆んどのデバ
イス・コントローラに配置されており、その特定の装置
のアドレスにセットされている。

このスイッチにおいて１４本のリード線を受られており
、僅かに７本がその出力で多数人力ＮＡＮＤゲート７３
に結合されている。

要素７０の入力側におけるバス・アドレス・リード線は
、所望の装置の適正なアドレスを反映するこれ等ビット
に対して２進数零である。

従って、要素７０により与えられる反転を用いて、２進
数１信号は、バス２００において２進数零として受取ら
れたアドレスのこれ等のビットに対してスイッチ７２の
非反転入力に与えられる。

同様に、インバータ７８からの７つの出力リード線は、
アドレス・ビットがバス２００の入来アドレス・ビット
において２進数１であるこれ等の位置に対して２進数１
を有する。

互いに補数となるスイッチ７２の２つの入力の信号に関
し、１６進スイツチあるいは複数個のトグル・スイッチ
、更に詳細には非集団７極２位置スイッチが可能である
スイッチ７２内のスイッチは、正しい装置のアドレスに
対して全ての２進数１の信号がスイッチ７２の７つの出
力に現われる様に、セットされる。

この様に、ゲート７３は、全ての２進数１の信号を受取
り、もしこれが適正なデバイス・アドレスであり、かつ
これが以下に説明する様にメモリー・サイクルでない場
合は、その出力に２進数零を与える。

スイッチ７２は、コンパレータ機能を与えそしてゲート
作用の少くともルベルに対する必要を除き、それによっ
てその為の関連する伝播の遅延を除くように構成される
。

更に、このスイッチは、特定の装置のアドレスを変更す
る為の容易な装置を提供し、これによりシステムが構成
される方法を簡単にする。

ゲート７３の出力は、ＩＶｆＹＣＨＡＮ−信号と呼ばれ
、選択されたスレーブに関して２進数零である。

このＭＹＣＨＡＮ−信号は３つのＮＯＲゲート７４，７
５及び７６の各々の１人力に結合され、以下で判る様に
、ＡＣＫＸＷＡＩＴ又はＮＡＫ信号を生成する為に用い
られる。

ゲー１−７４．７５および７６に対する他の入力は下記
の如く受取られる。

マルチプレクサ７７は、第９図に示す如く特定のコント
ローラ・ロジックに接続された４つまでのサブ装置即ち
周辺デバイスの夫々からの４つの信号を受取る様に結合
されている。

マルチプレクサ７７の入力で受取られるこれ等の信号は
、特定のサブ装置が存在するかどうか、即ちシステム内
に組込まれているかどうかをそれぞれ表示する。

即ち、この様なサブ装置の１つ以上が接続される。

もし唯１つのサブ装置がこの様に接続されるならば、こ
の様な信号の僅か１つがサブ装置の存在を表示する事に
なる。

サブ装置が存在する事を表示スルコレ等の信号は、ＭＹ
ＤＥＶＡ−、ＭＹＤＥＶＢ−。

ＭＹＤＥＶＣ−、およびＭＹＤＥＶＤ−信号トシテ表示
される。

以下に記述するマルチプレクサ８８だけでなくマルチプ
レクサ７７は、部品番号７４Ｓ１５１を有するテキサス
インストルメント社により製造されるデバイスで良い。

この様な信号の２進数零の状態は、サブ装置がこのシス
テム内に存在する事を表示する。

このマルチプレクサ７７は、図示しない反転増巾器即ち
レシーバを介してバス２００から受取られるアドレス信
号ＢＳＡＤ＋およびＢＳＡＤ１６＋により付勢される。

これと同じ２つのアドレス信号がマルチプレクサ８８を
付勢する様に接続されている。

これ等の２つのビットは、図示された４つ迄のサブ装置
のどれがアドレス指定されているかを表示する。

マルチプレクサ７７の出力は、ＭＹＴ）ＥＶＰ−信号で
あり、これは２進数零である時、このアドレス指定され
たデバイスが存在する事を表示する。

この様に、ゲート７４，７５および７６の各々がマルチ
プレクサ７７からの出力を受取り、従って特定のコント
ローラからの応答が、コントローラのチャンネル番号の
存在により、又このコントローラが実際に本システム内
に取り付けられかつ存在するサブ装置を有しているとい
う事実により管理される。

以下に論議される様に、この構成は、更にメモリー・ア
ドレス・ロジックに関して特に論議する方法により１サ
ブ装置と次のサブ装置との間のアドレスにおける連続性
を許容する。

然しながら、一般に、第１図に示す如き２個以上の基本
デバイス・コントローラ２１０に関して、異なるタイプ
の周辺デバイスを制御するように結合されたそのような
各コントローラ２１０に関して、あるいは同じタイプの
周辺デバイス２１６を制御されたそのような全てのコン
トローラ２１０に関して、この様な周辺デバイス２１６
を選択的にコントローラ２１０に配置する事により、こ
の様なサブ装置即ち周辺デバイスの各々に対するアドレ
スが隣接する様に出来る。

更に、この様なアドレスは、システムの大小を間はず、
特定のアドレスがこれと関連するいかなるタイプの周辺
装置も有する様に構成出来る。

他のマルチプレクサ２８は、４つのサブ装置の任意の１
つからの表示を受取る様に結合されており、例えば実際
にこの様なサブ装置がデータの送受の用意ができている
事を表示する。

この様に、マルチプレクサ８８により受取られる準備信
号は、マルチプレクサ７７により受取られる存在信号と
は異なっている。

存在信号は特定のサブ装置即ち周辺デバイスがシステム
内に組込まれて存在しているかどうかを表示するが、準
備信号は、関連するサブ装置の準備ができておりデータ
の送受が可能であるかどうかを動的に表示する。

これ等の準備信号は、ＭＹＲＤＹＡ−、ＭＴＲＤＹＢ−
、ＭＹＲＤＹＣ−。

およびＭＹＲＤＹＤ−、と呼ばれる。

マルチプレクサ８８のストローブ入力におけるＭＹＦＣ
ＯＩ＋信号の受取りは、マルチプレクサ８８の通常の動
作の例外であり、これについては以下に記述する。

ＭＹＲＤＹＳ−とラベルされたマルチプレクサ８８の出
力は、論理零である時、ゲート７４，７５および７６に
おいて受取られた他の信号の状態に依存して、ＷＡＩＴ
信号又はＡＣＫ信号のいずれかを生成させる。

もし２進数零がマルチプレクサ８８のＭＹＲＤＹＳ＋出
力に生成されるならば、ＮＡＫ信号が生成されてアドレ
ス指定されたサブ装置が実際に準備できていない事を表
示する。

ゲート７５と７６は別の信号を受取り、ゲート７５は以
下に説明する様にＢＤＲＢＳＹ−信号を、ゲート７６は
ゲート８６の出力からＭＹＡＣＫＡ−信号を受取る。

これ等の２つの信号は、フリップフロップ８０と８１に
より与えられる諸機能に関して説明される。

各コントローラにおいては、バス２００からデータを受
取るバッファ即ちレジスタがある。

もしこのデータ・バッファがビジーの時、即ち既に消去
出来ない情報がその内部に記憶されている場合は、バッ
ファがビジーである旨の表示が出て、これはＤタイプの
フリップフロップ８０のＤ入力で受取られ、そのＤ入力
は、この場合バスからドライバーを介して受取られたＢ
ＳＤＣＮＮ＋信号であるクロック信号の受取り時にその
Ｑ出力に反映される。

従って、データ・サイクル現在信号即ちＢＳＤＣＮＮ−
が第７図に示す如く２進数零になる時点においては、も
しこの特定のコントローラと関連するバッファが実際に
ビジーである場合は、フリップフロップ８０のＱ出力即
ちＢＤＲＢＳＹ＋信号は２進数１となり、これはＮＡＮ
Ｄゲート８５を介して２進数零となる。

ＮＯＲゲート８４の入力に結合されたこの２進数零の状
態はその出力に２進数１を生成し、これは次いでゲート
７６のＡＣＫ信号生成を禁止する。

然しなから、フリップフロップ８０の豆出力即ちＢＤＲ
ＢＳＹ−信号は２進数零となり、これはゲート７５の１
つの入力に与えられ、ゲート７５はもし全ての入力が２
進数零である時ＷＡＩＴ信号を生成する。

この様に、もしバッファがビジーでなく他の条件が存在
するならば、ＡＣＫ信号が生成される。

もしこのバッファがビジーであれば、ＷＡＩＴ信号又は
ＮＡＫ信号のいずれかが他の条件に従って生成される。

フリップフロップ８１は、これが２番目の半読出しサイ
クル動作であるかどうかを表示するのに用いられる。

前述の様に、Ｂ５５ＨＢＣ−信号はマスターにより使用
されてスレーブに対してこれが前に要求された情報であ
る事を表示する。

バスと結合された１対のデバイスが読出し動作を開始し
た時（ＢＳＷＲＩＴ−で表示）から伝送を完了するため
の２番目の半サイクルが生じる（ＢＳＳＨＢＣ−で表示
）まで、両方いデバイスはバス上の他の全てのデバイス
に対してビジーとなる。

この様に、フリップフロップ８１の入力を見れば、ＭＹ
ＤＣＮＮ＋信号はフリップフロップをクロックして、こ
の様な信号はマスターとなっているデバイスの付与フリ
ップフロップ２２のＱ出力に結合されかつこの出力と論
理的に等価である。

フリップフロップ８１のＤ入力に受取られるのはＭＹＷ
ＲＩＴ−信号で、この信号は、これがメモリーの読出し
サイクルを開始した特定のデバイスであった事、および
このデバイスが現在メモリーからの読出しを待合せてい
る事、及びこのデバイスがメモリーがこのサイクルを完
了する時メモリーにより２番目の半読出しサイクルが後
で生成されるべき事を期待している事を意味する。

この２番目の半読出しサイクルの履歴フリップフロップ
８１は、そのリセット入力としてＭＹＡＣＫＲ＋とＢＳ
ＭＣＬＲ十信号を有他信号の相方はＮＯＲゲート８２を
介してリセット入力に結合されている。

このＢＳＭＣＬＲ十信号は、他信号種のフリップフロッ
プについて説明した如くフリップフロップ８１をリセッ
トする様に作用し、ＭＹＡＣＫＲ＋信号は２番目の半読
出しサイクルが完了した事を表示する。

この様に、もしフリップフロップ８１がセットされる場
合、このセット条件はフリップフロップ８１のＱ出力か
ら結合されて部分的にＡＮＤゲート８３の１つの入力を
付勢する。

ＡＮＤゲート８３を完全に付勢する為には、Ｆ３ＳＳＨ
ＢＣ１−信号がメモリーにより生成されねばならず、こ
の信号はこれが前に要求された情報である事を表示する
。

この様に、バスを介してメモリーから来るデータを用い
て、この信号は作動され、ＮＯＲゲート８４を介して、
ＭＹＡＣＫＡ−信号の負になる縁部が生成され、これは
、ゲート７６付勢しそして要素７９を介しドライバ９０
を経てＡＣＫ信号を発生させることにより特定のデバイ
スにこのバス・サイクルを確認させる。

更に、前に示した様に、ＡＣＫ確認は又、実際にこれが
２番目の半バス・サイクルでなくかつバッファがビジー
でない場合に生成される。

この表示は、ＡＣＫ信号を生成する為にゲート８５によ
りゲート８４を介して与えられる。

この様に、もし特定のコントローラがその２番目の読出
し履歴してバス・サイクルを待合せている場合、２番目
の半バス・サイクル信号（Ｂ５５ＨＢＣ＋）の受取りの
みがこの特定のデバイスに関し刀志答され得る。

もしこの特定のデバイスが２番目の半バス・サイクルを
待合せておらず、その時バッファがビジーでない、即ち
このバッファにおいて有効な情報がもはやない場合、そ
の時ＡＣＫ信号が生成される。

更に、２番目の半バス・サイクル信号（Ｂ５５ＨＢＣ＋
）は、ゲート７５だけでなくゲート７４の１つの入力で
受取られる。

２番目の半読出しサイクルのフリップフロップ８１がセ
ットされている場合、もしこれがゲート７６における入
力により示される如く正しいチャンネル番号等である場
合に得る事の出来る唯一の出力が、ＡＣＫ信号である。

これは、バッファがフリップフロップ８０により示され
る様にビジーであるかどうかには独立である。

この様に、ＮＡＣＫ信号又はＷＡＩＴ信号は、もしこれ
が２番目の半バス・サイクル信号でない場合即ち信号Ｂ
５５ＨＢＣ＋が２進数零である場合、ゲート７４及び７
５により生成される。

更に説明すれば、コントローラにより受取られる２番目
の半バス・サイクルは、コントローラの観点から、メモ
リーからのみ来る事が出来、そしてこのメモリーがデー
タをコントローラに戻す用意が出来る時、ＮＡＫ又はＷ
ＡＩＴ信号のいずれも生成出来ず、むしろ確認信号のみ
が生成出来る。

この様に、もしＢ５５ＨＢＣ十信号が２進数ｌである場
合、ＮＡＫ又はＷＡＩＴ信号のいずれも生成出来ない。

前に示した如く、情報がメモリーから伝送されつつある
時、このメモリーはＮＡＫ又はＷＡ Ｉ Ｔ信号を決し
て受取る事が出来ない。

これは、本発明の装置の固有の優先順位構成の故である
。

このメモリーは最高優先順位のデバイスである。

もしある装置が情報を送る様にメモリー要求している場
合、この装置はある時点でこの情報を期待出来る。

もしこの装置がメモリーに対してＷＡＩＴ又はＮＡＫ信
号を生成するならば、その時このメモリーが最高優先順
位のデバイスである為、メモリーは、そのデータ伝送を
要求した特定のコントローラとアクセスを得るようにト
ライし続けることができ、そしてバスを切ることができ
る、即ちメモリーが最高優先順位のデバイスである為前
に要求したコントローラがその要求したデータを受ける
までバスが更にデータ伝送するのを効果的に不可能にす
ることができる。

この様に、確認信号のみが、データを受入れるようにメ
モリーからの要求に応答して作られ得る。

然しなから、コントローラは、ＮＡＫ又はＷＡＩＴ信号
を他のコントローラ、又は中央プロセサに対して生成す
ることが許されている。

更に、一般的な規則は、もし１つのコントローラがより
高い優先順位のあるコントローラから情報を要求する場
合、この要求コントローラはこの情報を受入れる用意が
なければならず、従って、ＡＣＫ信号で応答しなければ
ならない事である。

準備マルチプレクサ８８に関しては、前に示した如く、
もしデバイスが準備できていない場合で他の条件が満さ
れれば、ＮＡＫ信号が生成される。

ＷＡＩＴ信号ではなくてＮＡＫ信号が生成される理由は
、主として、もしコントローラ２１０の如きあるコント
ローラがビジーである場合、ターミナルが数ミリ秒間で
はなく数マイクロ秒程度ビジーとなる事実の為である。

この様に、サイクル時間は、マスターに対する表示がマ
スターがトライを続けている事である場合、消耗される
。

むしろ、その表示は、不必要にバス・サイクルを使用し
てこれによりシステムの全体の応答を遅延させるのでは
なく、要求装置はデータ処理を続行することであるべき
である。

要求装置がなすべき事の全ては、都合に応じて目的の装
置をリトライする事である。

前にも述べた如く、マルチプレクサ８８のストローブ入
力は、ＭＹＦＣＯＩ＋信号として識別された信号をゲー
ト８６から受取る。

この信号は、この様な機能フォーマット・コードは特に
第３図に示されるが、ＮＯＲゲート８６の入力で受取ら
れた語信号の機能コードの組合せであって、ビットＢＳ
ＡＤ２３＋を使用しないビットＢＳＡＤ１８＋乃至ＢＳ
ＡＤ２２＋として識別される。

これ等のビット内では、機能コードが表示されてその結
果バスに接続された各装置が前に述べた如くあるコード
と指令を識別する。

全て２進数零の機能コードは、コントローラに対して、
これが特権機能コードである事、及び無条件にこのコン
トローラにより現在行われつつある動作が停止されねば
ならず、そしてコントローラが初期化されねばならない
事を表示する。

ある意味では、これは緊急機能コードであり、この為、
コントローラはその準備状態の如何にかかわらず動作し
なければならない。

この様な場合、マルチプレクサ８８はそのＭＹＲＤＹＳ
＋出力リード線上に２進数１を生成し、これによりＡＣ
Ｋ又はＷＡＩＴ信号のいずれかを、バッファがビジーで
あるかどうかを示すＢＤＲＢＳＹ−信号の状態に依って
生成するが、ＮＡＫ信号は決して生成しない。

もしバッファがビジーであるならば、ＷＡＩＴ信号が生
成され、もしビジーでなければ、ＡＣＫ信号が生成され
る。

−例として、中央プロセサは、もし例えば２秒が経過し
てもアドレス指定されたデバイスから何の応答も受取ら
なかったならば、この全ての２進数零即ち緊急コードを
機能フィールドに生成し得る。

然しなから、アドレス指定された特定のデバイスが唯一
の影響をうけたものであり、３つの他のデバイスが実際
にまだ動作しており、従ってこれは、特定のコントロー
ラに接続された全体のシステムのクリア動作ではない事
は理解すべき事である。

この様に、緊急機能コードに対する応答が何故バッファ
がビジーであるかどうかに依存するかの唯一の理由が、
この特定のコントローラに接続されかつその共通して占
められたバッファに情報を有するその他の３つのデバイ
スの任意の１つがその情報をセーブする十分な機会を有
すること、を保証することである。

要約すれば、ＮＡＫ信号（ＢＳＮＡＫＲ−）は、ゲート
７４の完全付勢により、かつＢＳＤＣＮＤ十信号が要素
７９のＤタイプ・フリップフロップをクロックする時、
要素７９の各Ｄタイプ・フリップフロップからドライバ
９２を介して生成されるのである。

ゲート７４は、チャンネル番号を受取る時、かつデバイ
ス・アドレスが、デバイスが実際に組込まれている事、
このデバイスが準備できていない事、およびこれが２番
目の半バス・サイクルでない事の表示を与えるとき、完
全に付勢される。

ＷＡ Ｉ Ｔ信号（ＢＳＷＡＩＴ−）は、ゲート７５が
完全に付勢される時、要素７９に含まれるＤタイプ・フ
リップフロップからドライバ９１を介してバス上に与え
られる。

ゲート７５は、チャンネル番号を受取る時、かつデバイ
ス・アドレスが、デバイスが実際に組込まれている事、
実際に準備できている事、これが２番目の半バス・サイ
クルではない事、及びバッファがビジーである事、の表
示を与えるとき、完全に付勢される。

確認（ＢＳＡＣＫＲ−）信号は、ゲート７６が完全に付
勢される時、要素７９に含まれるＤタイプのフリップフ
ロップに応答してドライバ９０によりバス上に与えられ
る。

ゲート７６は、正しいチャンネル番号が受取られる時、
かつ組込まれたデバイス・アドレスが与えラレる事、ア
ドレス指定されたこのデバイスが実際に準備できている
事、バッファがビジーでない事を示す表示が与えられる
とき、完全に付勢される。

然しなから、２番目の半読出しサイクル信号が受取られ
るならば、ＡＣＫ確認信号は、バッファがビジーである
かどうかに関わりなく生成される。

要素７９における各フリップフロップは、インバータ８
９を介して第８図に示されたゲート２６の出力から受取
ったＢＳＤＣＮＢ−信号に応答してクリアされる。

コントローラ２１２だけでなく、コントローラ２１０又
は２１４の如き典型的なコントローラのアドレス・ロジ
ックについて記述したが、メモリー・コントローラに対
する典型的なアドレス・ロジックについて以下に論議す
る。

第１０図のメモリー・コントローラ・ロジックは多くの
点で第９図のロジックに類似している。

バスから要素４０により受取られたアドレス信号は、第
２図に示される如きフォーマットでバス・アドレス信号
ＢＳＡＤ ＯＯ＋乃至ＢＳＡＤＯ７＋として伝送される
。

レシーバ４０からのアドレス信号も又、以下に記述され
るパリティ・チェッカ４７の入力で受取られる。

レシーバ４０からのアドレス信号およびインバータ４１
の出力のアドレス信号は、第９図について示されるもの
と同じ態様でスイッチ４２により受取られる。

もしメモリー参照信号（ＢＳＭＲＥＦ＋）が２進数１で
あり、かつスイッチ４２により比較されるアドレスがス
イッチ４２の出力に全て２進数１を生成する場合、ＮＡ
ＮＤゲート４３は完全に付勢されて、各ＮＡＫ１ＷＡＩ
Ｔ、およびＡＣＫ信号を生成する為に使用される３つの
ＮＯＲゲート４４．４５および４６の各々の１つの入力
で受取られるＭＹＭＡＤＤ−回線に２進数零信号を与え
る。

メモリーは、実際にＢＳＭＲＥＦ十信号が正しい２進数
の状態になければ、アドレス指定出来ない。

前に示した様に、アドレス指定されたビットはパリティ
・チェッカ４７の入力で受取られ、前記チェッカは更に
バス上で受取られたアドレス・パリティであるＢＳＡＰ
ＯＯ＋ビットを受取る。

パリティ・チェッカ４７は９ビツトのベリティ・チェッ
クを行い、そのＱ出力にＭＹＭＡＤＰ−とラベルされた
信号を生成し、これがもし２進数零であるならば、ゲー
１−４４．４５および４６を部分的に付勢して、これに
よりこのパリティが正しい事を示す。

ゲーｈ４４，４５および４６に対する３番目の入力は、
第９図のマルチプレクサ７７と類似のマルチプレクサ４
８から受取られる。

マルチプレクサ４８は、例えばＭＹＭＯＳ Ａ−乃至Ｍ
ＹＭＯ８Ｄとラベルされた４つの入力を受取り、これ等
の入力は、この特定のコントローラに接続された全てか
あるいはいずれか１つのメモリー・モジュールが本シス
テムに実際に存在しているかどうかを表示する。

これは、メモリーに完全なメモリー・モジュール・アレ
ーを持たせるか、あるいはこの様なメモリー・モジュー
ルの僅かに１つが本システム内に接続され得る部分的ア
レーを持たせる。

これ等４つのメモリー・モジュ・−ルは、更にアドレス
指定され、マルチプレクサ４８を介してテストされてこ
れ等が２つのバス・アドレス信号ＢＳＡＤＯ８＋とＢＳ
ＡＤＯ９＋により組込まれているかどうかを決定する。

この様に、異なった構成を有するシステムに対しては、
１つの特定のメモリー・コントローラに１つのメモリー
・モジュールが接続でき、又は２つのこの様なモジュー
ルが別のこの様なコントローラに接続でき、実際には異
なるコントローラに接続される異なるメモリー・モジュ
ールは異なったタイプのものが可能である。

例えば、この様に、半導体メモリーが１つのコントロー
ラに接続出来、一方磁気コア・メモリーが別のコントロ
ーラに対して接続出来る。

更に、メモリー・モジュールは、異なるサイズ、即ち記
憶容量が異なるものが使用出来る。

更に、メモリー・モジュールを異なるコントローラに配
設する事をこより、異なる速度のメモリーが使用出来、
これによりシステムの応答速度を増加させる。

又、任意の与えられたコントローラに対しても、通常は
ある与えられた電力容量およびタイミング能力が存在し
、通常の場合は、前記コントローラはこれに接続出来る
各メモリーの個性を確立する。

従って、例えばコアと半導体メモリー間の如く異なるタ
イプのメモリー速度又は異なるタイプのタイミングが要
求される場合、異なったコントローラを各タイプに対し
て使用しなければならない。

更に、異なるコントローラの使用により、各メモリーが
同じバスに接続されていても相互に時間的に実質的に並
行して動作出来る為、各メモリーは更に速く動作出来る
が、１つのバスにおいては一時に唯１つの伝送が行える
のみであり、要点は、実際にアクセス時間が既に生じて
いる為、アクセス時間を要する事なく情報がメモリー内
で準備出来る事である。

前に示した如く、各コントローラはメモリー用かあるい
は別の周辺デバイス用の如何を問わずそれ自身の特定の
アドレスを有する。

この様に、異なるメモリー・コントローラに接続された
１そろいのメモリー・モジュールを有するそれら異なる
メモリー・コントローラに対しては、隣接するメモリー
・アドレスが与えられる。

詳細には、各メモリー・コントローラがこれに接続され
た４つのメモリー・モジュールを有し、かつこの様な各
モジュールが約ｓ、ｏｏｏワードの記憶容量を有するも
のと仮定すれば、メモリー・コントローラは３２．００
０ワードθつ記憶に対するアクセスを与える事が出来る
。

■そろい３２，０００ワードの記憶を各メモリー・コン
トローラに対してシステム内に接続すれば、それらメモ
リーのアドレスは隣接する。

動作の観へからは、隣接するメモリー・アドレスは、シ
ステムのアドレス指定の目的のみでなくシステムにおけ
る応答の増大からも重要である。

前に述べた如く、代表的にはこのメモリー・コントロー
ラは、ある特性のメモリーに対するサービスのみを提供
出来、即ちこれは、磁気コア・メモリーは、これに関連
する基本的なタイミングの差異の故に、半導体メモリー
と同じメモリー・コントローラに対しては接続出来ない
。

同じ事が、通常具なる速度又は電力要求のメモリーにつ
いても妥当する。

この様に、再び各メモリー・コントローラが３２，００
０ワードのメモリーに対してサービスを提供するものと
仮定すると、もし１６．０００ワードのみが低速メモリ
ーとして使用され、他の１６，０００ワードが高速メモ
リーとして使用される場合、これは２つのメモリー・コ
ントローラが使用されねばならない事を意味する。

然しなから、これは、主として高速と低速メモリー間の
メモリー・アドレスは、このメモリー・コントローラの
アドレスが３２，０００ワード離れている故に隣接しな
い事を意味する。

この場合、相方のメモリー・コントローラに同じアドレ
スを持たせる事により、隣接するメモリー・アドレスを
提供する事が可能である。

然しなから、これも又、２つのコントローラの各メモリ
ー・モジュールのポジションが各コントローラの同じロ
ケーションに相方共占められ得ない事を意味する。

詳細には、第１のコントローラは、ＭＹＭＯ８Ａ−およ
びＭＹＭＯ８Ｂ−信号により示される如きメモリー・モ
ジュール・ポジションＡおよびＢにおいて２つのｓ、ｏ
ｏｏワードの記憶ロケーションを使用する事になる。

他方のコントローラは、他の２つのメモリー・モジュー
ル・ポジションを使用し、その存在はＭＹＭＯ８Ｃ〜お
よびＭＹＭＯ８Ｄ−信号により表示される事になる。

この様に、これ等２つのコントローラは、あたかもこれ
等が１つのコントローラであるかの様にシステム内にお
いて見える。

更に事例として、１つのこの様なコントローラは１つの
モジュールの形態でこれに接続されたこの様なメモリー
のｓ、ｏｏｏワードを有することができ、一方同じアド
レスを有する他のメモリー・モジュールは他の３つのポ
ジションにおいて３つまでのこの様なメモリー・モジュ
ールと結合でき従って２４，０００ワードのメモリー記
憶を提供する。

この構成は、必らずしも異なるタイプのメモリーに限定
されず、実際にはコントローラに接続された欠陥のある
メモリー・モジュールの問題に取りくむことが出来る。

例えば、ある冗長メモリー・モジュールが別のコントロ
ーラと結合出来、そのデバイス・アドレスは、この様な
メモリー・モジュールにおける故障の検出時に充てられ
る様にセット出来る。

再びゲー１−４４．４５および４６の付勢（こ関して、
これ等の各ゲートは、付勢されてこの特定のメモリー・
コントローラからの応答を許容する為、そのメモリー・
コントローラのアドレスと、アドレス指定されたモジュ
ールが本システム内に存在する表示と、パリティ・チェ
ッカ４７により表示される如きアドレス・パリティが正
しいと云う表示と、を受取らねばならない。

ＮＯＲゲートに対する他の入力は、今説明するビジー・
ロジックとロック履歴ロジックの組合わせからサービス
される○ メモリー・コントローラ・ビジー信号は、フリップフロ
ップ４９により与えられ、このコントロ−ラに接続され
たメモリー・モジュールのいずれか１つが実際にビジー
である事を示す。

このＤタイプ・フリップフロップ４９は、ＢＳＤＣＮＮ
十信号によりクロックされる。

もしメモリー・モジュールがビジーである場合、ＷＡＩ
Ｔ信号が生成される。

この様に、フリップフロップ４９のＱ出力のＭＹＢＵＳ
Ｙ−信号が２進数零である場合、もし他の条件が満され
れば、これはゲート４５を完全に付勢して要素５６にお
ける関連するフリップフロップをセットさせ、ＢＳＤＣ
ＮＤ十信号が要素５６のクロック入力で受取られる時こ
れが行われる事に注目されたい。

この点においては、このフリップフロップ要素５６が、
第９図の要素７９に対する動作と同じ様にＢＳＤＣＮＢ
−信号が受取られる時、インバータ６３を介してクリア
される。

確認信号は、ゲート４６の１つの入力に結合されたＭＹ
ＢＵＳＹ＋信号により表示される如きフリップフロップ
４９のＱ出力に２進数零が生成される時、生成される。

再び、ＷＡＩＴ信号は、メモリーが依然としてビジーで
ある為、非常に短かい遅延がある事を意味する事に留意
すべきである。

ＡＣＫ１ＮＡＫ１ＷＡＩＴ信号（υどれが生成されるべ
きかを示す他の条件は、前述の如く、マルチナイクル・
バス伝送からなるロック信号であり、これにより１つの
デバイスは、他のどんなロックされた装置もその動作に
介入出来ない様にして、特電のメモリー・ロケーション
にアクセス出来る。

このロックされた動作の効果は、メモリー・コントロー
ラのビジー状態をある種の動作用の単一のサイクルの完
了を超えて延長する事である。

このシーケンスの最終サイクルが完了する前にロック動
作を開始しようとする各デバ、イスは、ＮＡＫ信号を受
取る。

然しなから、このメモリーは、ここに説明される様にメ
モリー要求に対して依然として応答する。

これ等のサイクル間の時間がこの伝送に含まれない他の
装置により使用出来る事が知られる。

ロックされた動作は、例えばメモリーの如き同じ資源を
共用する事が２つ以上の装置あるいはデバイスにとって
望ましい様な場合に主として使用される。

どんな数のバス・サイクルでも含む事の出来るこのロッ
クされた動作は、共有資源の制御を有している特定の装
置によりロックを解除される。

共有資源がロックされる間、共有資源をアクセスしたい
他の装置は、もしこの様な他の装置がロック制御信号を
与える場合に、ロック・アウトされる。

もしロック制御信号が与えられない場合、この様な他の
装置にとっては、例えば緊急の要求又は手続きを処理す
る場合における如く共有資Ｉ原に対するアクセスを得る
事が可能である。

ロック制（財）信号を与える使意の装置が共有資源に対
するアクセスを得る以前に、この装置は資源がロックさ
れた動作に関与しているかどうかを知る為に資源をテス
トし、次に同じバス・サイクルの間、もし資源がロック
された動作に関与していない場合は、この装置は資源に
対するアクセスを得る。

この様に、資源を共有する為のロック動作は、適当な制
御即ちロック制御信号を発する各装置間で有効であり、
例えば情報の表が記憶されるメモリーの一部を共用する
際に使用出来る。

更に、これ等装置の１つが共有資源における情報を変更
する事を望む場合、他の装置はこれが一部しか変更され
ていない情報に対してアクセスを行わないようにロック
・アウトされ、そしてこの変更が全部行われた後にのみ
アクセスが許容される。

読出し変更書込み動作はこの場合に含まれる。

このロックされた動作の使用により、多重処理システム
が支持出来る事が判るであろう。

例えば、２つの中央処理装置が同一のバス２００に接続
されている場合、その相方は、もしロック動作が用いら
れるならば、干渉する事なくバスに接続されたメモリー
装置を共用出来る。

ロック動作用のＢ５５ＨＢＣ−信号は、判る様呟これ迄
論議されたものとは少し異なる方法で使用されることに
留意されたい。

ロックされた動作の間、Ｂ５５ＨＢＣ−信号が資源を共
有しようとする装置により発生されて、テスト及びロッ
ク手続により共有される資源に対するアクセスを得、そ
してそのロック動作が完了した時共有資源のロックを解
除する。

この様に、第１０園から判る様に、ロック履歴フリップ
フロップ５０が設けられ、もしセットされる時：ま、ロ
ックされた動作が進行中である事を示し、これによりＮ
ＡＫ信号をドライバ５９を介して要求する装置に対して
与えさせる。

第１０図のロジックが共有資源に対するバス２００のイ
ンクフェイス・ロジックを表わすものと仮定すれば、Ｂ
ＳＬＯＣＫ＋信号（２進数１の状態）がＡＮＤゲ−ト５
２と要素５６のフリップフロップＤ３の相方により受取
られる。

これにより要素５６は、ＡＮＤゲート５１の１つの入力
で受取られるＭＹＬＯＣＫ＋信号を生成する。

もしロック履歴フリップフロップがセットされないとき
、ＮＡＫＨＩＳ＋信号は２進数零となり、これによりゲ
ート５２に対する他の２人力の状態とは無関係に、ゲー
ト４６の１つの入力に２進数零を生成する。

もしゲート４６の全ての入力が２進数零を受取るならば
、これによりこの装置及びデバイス用の現在のアドレス
が受取られた事、および共通の要素即ちバッファがビジ
ーでない事を示し、その時ＡＣＫ信号は、ＢＳＬＯＣＫ
十信号に応零信号、要素５６とドライバ６１を介して生
成される。

このＡＣＫ信号；まＡＮＤゲート５１を完全に付勢して
、ロックされた動作の開始においてＢＳＬＯＣＫ＋信号
の２進数１の状態と共に受取られた履歴フリップフロッ
プ５０のＤ入力におけるＢ５５ＨＢＣ−信号の２進数１
の状態に応答して履歴フリップフロップ５０をセットさ
せる。

この様に、テスト及びロック動作は同じバス・サイクル
の間に実施される。

もしフリップフロップ５０が既にＢＳＬＯＣＫ＋および
Ｂ５５ＨＢＣ−信号の２進数」の状態の受取りの時にセ
ットされている場合は、２進数１の信号がＡＮＤ’７”
−ト５２の出力１こ生成され、これによりインバータ５
８の出力ｌこ２進数零の状態を生成してＡＮＤゲート４
４を付勢し、他の全ての条件が満されているときＮＡＫ
信号を生成する。

この様に、テスト及びロック動作はＮ Ａ Ｋ 、７答
を発生して他の装置が共有資源の使用を禁する。

共有資源を使用する装置がその動作を−たん完了すると
、この装置は資源のロックを解除しなければならない。

これは、ユーザの装置からＢＳＬＯＣＫ＋信号の２進数
１の状態と、Ｂ５５ＨＢＣ−信号の２進数零の状態を受
取る事により行われる。

これは、第１０図のロジックにＡＣＫ応答を発生させて
ゲート５１を付勢し、これによりＢ５５ＨＢＣ−信号の
２進数零の為に履歴フリップフロップ５０を有効にリセ
ットする。

この共有資源は現在化の装置に対してＡＣＫ応答を自由
に行う。

この共有資源は、ＢＳＬＯＣＫ＋信号の２進数１の状態
を与える他の装置をロック・アウトするのみである。

例えば、１つの装置が、その履歴ＮＡＫＨＩＳ＋となる
ように履歴フリップフロップをセットして共有資源とア
クセスを得ることを望んでいる場合、その時もしＢＳＬ
ＯＣＫ＋信号が２進数零ならば、ＡＮＤゲート５２の出
力が２進数零となり、これによりＮＡＫ応答を消勢しか
つ他の条件に依ってＷＡ Ｉ ＴとＡＣＫの応答のいず
れかを付勢する。

この様に、１つの装置は、それがロックされた動作に関
与していても共有資源に対してアクセスを得る事が出来
る。

この様に、コントローラの任意の１つからのＷＡＩＴ信
号の生成は、より高い優先順位のデバイスあるいはコン
トローラがバス・サイクルのシーケンスへ介入して必要
に応じてバスを使用することを許す。

サービスを要求しているより高い優先順位の装置がない
場合、確認信号がマスターにより受取られこれによりＷ
ＡＩＴ状態を終了させる迄、特定の°７スター／スレー
ブ構成が維持される。

これに続いて、他の、ユーザがバスの使用を許される。

この様に、ＢＳＤＣＮＮ十信号は、スレーフ亦ＮＡＫ、
ＷＡＩＴ又はＡＣＫ信号の３つの応答のいずれか１つを
生成するのを許す。

これ等の応答のいずれかの終りにおいて、新らしい優先
順位ネット・サイクルが生じ、この特定デバイスはバス
に対するアクセスを得るか、他のより高い優先順位のデ
バイスがバスを獲得する。

この時点ｌこおいて、バス上の信号状態は、その装置の
内部に示されるこれ等の信号とは逆の２進数状態である
事を理解すべきである。

例えば、このメモリー参照信号は、例えばドライバ５９
．６０又は６１とレシーバ４０との間の如く、バス上に
おいては一方の状態でありそしてコントローラ自体内に
おいては逆の状態である。

更に、前に示した様に、バス上に接続されたコントロー
ラの任意のものの間の４番目の応答は、全く応答がない
事である。

この様に、マスターの１つがメモリーからのサービスを
求めておりかつこのメモリーがシステム内に組込まれて
いない場合、当技術に周知のタイムアウト素子は、例え
ば５マイクロ秒の如きある時間の後信号を生成して、そ
れによりＮＡＫ信号を生成する。

この時、中央プロセサは、割込みルーチン又はトラップ
・ルーチンの如き動作を行う事が出来る。

メモリー・ビジー・フリップフロップの動作に関して、
そのデータ入力は、バス動作に対して非同期であるＭＯ
８ＢＳＹ＋信号を受取る様に結合されている。

この信号は、任意のコントローラに対してバス上に生じ
る動作に無関係にいつでも受取られる。

ＢＳＤＣＮＮ十信号がフリップフロップ４９のクロック
入力でマスターから受取られる時、メモリーの状態に関
する履歴すなわちその時メモリーがビジーであるかどう
かについて記憶される。

この様に、これは、バス・サイクルへの応答における混
乱を除去する。

フリップフロップ４９により与えられる履歴の保持がな
ければ、ＷＡＩＴ状態にあるバス・サイクルを開始して
この同一のバス・サイクルをＡＣＫ状態を生成する状態
にする事が可能となってしまうであろう。

この様に、両方の応答が同一のバス・サイクル中に行わ
れこれは従ってエラー状態である。

履歴フリップフロップ４９の使用により、応答は、ＢＳ
ＤＣＮＮ＋信号が受取られる時にコントローラがおかれ
ている状態に関して固定され、これにより非同期的応答
を可能にしかつメモリーの速度における公差即ち差異に
無関係にする。

次に、第１１図の典型的な中央プロセサのバス結合ロジ
ックに関して、信号は要素９９に含まれるレシーバによ
りバスから受取られる。

メモリー参照信号ＢＳＭＲＥＦ−はこの様なレシーバの
１つにより受取られ、インバータ１００により反転され
、コンパレータ１０３の１つの入力に与えられて、もし
受取られたアドレスがメモリー・アドレスでない場合、
このコンパレータを付勢する。

コンパレーク１０３による比較の為の入力の１つはデー
タ・プロセサのアドレス・ビットであり、このアドレス
・ビットはこの場合には例えば４つあり、ＢＳＡＤ１４
＋乃至ＢＳＡＤｌ ７＋信号として表示される。

コンパレータ１０３の１つの入力で受取られるこのアド
レスは、例えばデータ・プロセサ自体内の１６進スイツ
チによりセットされたアドレスと比較される。

受取ったアドレスとスイッチ１０１が与えるアドレスと
が比較されて等しい事が判った時、コンパレータ１０３
はＩＴＳＭＥＡ＋信号を生成し、これはゲート１０６と
１０７を部分的に付勢する。

別のアドレス・ビットＢＳＡＤＯ８＋乃至ＢＳＡＤ１３
＋がコンパレータ１０４の入力で受取られ、コンパレー
タ１０４はこれ等のビットが全て零であるかどうかを決
定する。

もし全て零であれば、ＩＴＳＭＥＢ＋信号はゲート１０
６と１０７を部分的に付勢する様に生成される。

ゲート１０６と１０７のいずれかの別の入力の付勢は、
要素１１３において各フリップフロップを有効にセット
する。

ゲ−ＮＯ６への他の入力は２番目の半バス・サイクルＢ
５５ＨＢＣ＋信号であり、これはインバータ１１６を介
してゲート１０６に結合される。

この２番目の半バス・サイクルは更にＡＮＤゲート１０
９の１つの入力で受取られる。

ゲート１０９への他の入力は、２番目の半読出し履歴フ
リップフロップ１１０のＱ出力からのものである。

この２番目の半読出し履歴フリップフロップは、データ
・プロセサがそのＭＹＤＣＮＮ＋信号を発生した事即ち
この装置の付与フリップフロップ２２のセツティングし
たこと及びデータ・プロセサがスレーブからの応答サイ
クルを期待している事を意味するＭＹＷＲＩＴ−と呼ば
れる信号を中央プロセサが送った事を記憶する為に使用
される。

従って、この様な２サイクルの動作に関して、２番目の
この様なサイクルは中央プロセサに対して期待されたデ
ータを与え、フリップフロップ１１０は、このデータを
、履歴フリップフロップ１１０がそのＱ出力にＭＹＳＨ
ＲＨ＋信号を生成している事実により中央プロセサが要
求したデータとして識別する。

フリップフロップ１１０は、もしバス・クリア信号ＢＳ
ＭＣＬＲ＋が受取られるか、あるいは２番目の半バス・
サイクルがＭＹＳＨＲＣ十信号により示される如く完了
されたならば、ＮＯＲゲート１１１を介してリセットさ
れる。

このＭＹＳ ＨＲＣ＋信号は、以下に論議する要素１１
３の出力の１つから得られる。

この様に、ＡＮＤゲート１０７は、これに対する入力の
２つがこれがアドレス指定されたデバイスである事、及
びその他の入力によりＡＮＤゲート１０９を介して履歴
フリップフロップ１１０から示される如く２番目の半バ
ス・サイクルがある事を示す場合、完全に付勢される。

この様に、ＡＮＤゲート１０７の付勢により、ＭＹＳＨ
ＲＣ−信号は生成されてＮＯＲゲート１１４の１つの入
力に結合される。

ＮＯＲゲート１１４は、ドライバ１１５を介してＡＣＫ
信号（ＢＳＡＣＫＲ−）を与える。

ゲート１０６は、適正な装置のアドレスが受取られる時
かつもしこれが２番目の半バス・サイクルでない場合、
完全に付勢され、これにより要素１１３に含まれる各フ
リップフロップの出力にＭＹＩＮＴＲ十信号としてラベ
ルされる正のパルスを生成する。

ＭＹＩＮＴＲ十信号により、第１１図のロジックはＡＣ
Ｋ又はＮＡＣＫ信号が生成されるかどうかを決定する。

この様な信号のどちらが生成されるかは、処理時間をシ
ークするデバイスの割込みレベルと比較して現在システ
ム内で動作中の割込みレベルに依存する。

この割込みレベルが十分であるかどうかに関する決定は
、コンパレータ１１７により決定され、これはＡ入力が
Ｂ入力よりも小さいかどうかを決定スル為のコンパレー
タである。

コンパレーク１１７のＡ入力はＢＳＤＴ １０＋乃至Ｂ
ＳＤＴ １５＋信号を受取り、これら信号は、第５図に
示されたフォーマットで、データ処理時間をシークする
バスに結合されたデバイスの割込みレベルを表示する。

本システムにおいては、複数個の割込みレベルが設けら
れている。

割込み数レベル数Ｏは、データ処理時間に対する最も高
いアクセス能力を与えられ、従って割込み不可能である
。

この様に、割込みレベル数が小さければ小さい程、この
様なデバイスの進行中の処理が割込みを受ける機会が少
くなる。

この様に、もしコンパレータ１１７のＡ入力で受取るレ
ベル数が、ブロック１１８内のレベル数により示される
如きデータ・プロセサにおいて動作中の現在レベルより
も小さい場合は、入力Ａで受取られる信号により示され
る如く割込みをシークするデバイスは実際に割込みをす
る事が出来る。

もし入力Ａが入力Ｂと等しいかあるいはこれより太きけ
れば、ＬＶＬＢＬＳ＋信号は生成されず、ＮＡＫ信号は
、以下に記述する如くドライバ１０８とフリップフロッ
プ１２０により発生されるＯこの様に、コンパレーク１
１７の入力Ａで受取る割込みレベルが入力Ｂで受取られ
るものより低い場合は、ＬＶＬＢＬＳ＋信号は２進数１
となり、両方のフリップフロップ１２０と１２１のＤ入
力へ結合される。

尚、フリップフロップ１２０のＤ入力は反転である。

もしＡ信号がコンパレータ１１７により示されるように
Ｂ信号に等しいかあるいはこれより大きい場合は、２進
数零の信号が、フリップフロップ１２０の否定入力で受
取られるＬＶＬＢＬＳ＋信号として生成される。

これは、もしＭＹＩＮＴＲ＋信号が要素１１３の各フリ
ップフロップのセツティングによりフリップフロップ１
２０のクロック入力で受取られる場合、ＮＡＫ信号を生
成する。

このレベルが十分であったならば即ちＡ入力がコンパレ
ータ１１７に示される如くＢ入力より低かった場合、２
進数１がＬＶＬＢＬＳ＋信号として生成され、従ってＭ
ＹＩＮＴＲ十信号は、ＮＯＲゲ゛−Ｎ１４の１つの入力
へのフリップフロップ１２１のＱ出力側に対してこのＬ
ＶＬＢＬＳ＋信号をクロックし、ＮＯＲゲート１１４は
ドライバ１１５を介してＡＣＫ信号を生成する。

この様に、もしＭＹＮＡＫＲ＋信号が２進数１である場
合、ＮＡＫ信号が生成され、もしＭＹＩＮＴＦ−信号が
２進数零である場合、ＡＣＫ信号が生成される。

要素１１３におけるフリップフロップは、類似のフリッ
プフロップのタイプの要素について既に述べたと同じ方
法で、インバータ１２５によりクロックされかつクリア
される。

尚、実際にこれが２番目の半バス・サイクルの第２の部
分であるならば、コンパレーク１１７による表示とは無
関係にＡＣＫ信号が生成される事を留意すべきである。

この様な場合、要素１１３のフリップフロップの１つに
おけるＭＹ Ｓ ＨＲＣ−信号は、ＡＣＫ信号を生成さ
せてこれによりフリップフロップ１２１からのどんな表
示をも無視する為、ＮＯＲゲート１１４の他の入力へ２
進数零の状態で結合される。

既に示した様に、インバータ１２５を介するＢＳＤＣＮ
Ｂ−信号は、フリップフロップ１２１をリセットし、そ
して更にフリップフロップ１２０をセットして、これに
よりハス・サイクルに続いてそれらフリップフロップを
初期化する。

更に、フリップフロップ１２０はフリップフロップ１２
７と関連するロジックによりリセットされ、前記フリッ
プフロップ１２７は、タイム・アウト状態即ち存在しな
いデバイスがアドレス指定された事、および実際にＮＡ
Ｋ、ＡＣＫあるいはＷＡ Ｉ Ｔのいかなる応答も潜在
スレーブ・デバイスにより生成されていない事を表示す
るＢＴＩ［−信号を生成する。

従って、例えば５マイクロ秒θつ期間を有する様にセッ
ト出来る１シヨツトのマルチバイブレーク１２６が設け
られている。

このマルチバイブレーク１２６は、バッファ１１９の入
力で受取られるＢＳＤＣＮＤ＋信号即ちストローブ信号
の受取りにより、トリガーされる。

マルチバイブレーク１２６のタイミングが作用している
為、もしバス・サイクルの終りを表示するＢＳＤＣＮＢ
＋信号が受取られない場合は、マルチバイブレーク１２
６によりセットされる期間の後、フリップフロップ１２
７のＤ入力で受取られるＢＳＤＣＮＮ＋信号のクロック
作用を介してＢＴＩＭＯＴ−信号がフリップフロップ１
２７のＱ出力に生成される。

尚、このＢＳＤＣＮＮ十信号はバス・サイクルが依然と
して進行中である事を表示する。

ＢＴＩＭＯＴ信号はフリップフロップ１２０に対して作
動してＮＡＫ信号を生成する。

もし他方においてマルチバイブレーク１２６によりセッ
トされた期間の終了前にＢＳＤＣＮＢ＋信号が終了する
場合、マルチバイブレーク１２６のタイミングは終了さ
れてフリップフロップ１２７は信号ＢＴＩＭＯＴ−を生
成するのを阻ｆＥされる。

第１１図におけるデータ・プロセサ・ロジックはＮＡＫ
又はＡＣＫ信号のいずれかを生成するが、ＷＡＩＴ信号
はデータ・プロセサ、ロジックにより生成されない事に
注意されたい。

その理由は、このデータ・プロセサが常時最も低い優先
順位を有する為で、従って、もしこれがＷＡ Ｉ Ｔ信
号を生成するならば、データ・プロセサへサービス要求
を生成する他のデバイスは、もし例えば中央プロセサが
ＷＡＩＴ信号で応答したマスターがより高い優先順位の
デバイスである場合、おそらくバスの停滞を経験する事
になろう。

この様に、より高い優先順位のデバイスが最も低い優先
順位のデバイス即ち中央プロセサを待合せている故に、
他のデバイスはバスの使用を不可能にされる。

本発明を更に説明すると、バス上を伝送される情報の保
全は、バス上を伝送される情報の各バイトに対してパリ
ティ・ビットを追加する必要なくして保証出来る事が判
るであろう。

この保全は、それらの間に情報を伝送するいかなる装置
についても与えられる。

詳細には、これは、マスター装置がその要求においてス
レーブ装置からの応答を期待する如き場合において容易
になされる。

この様に、この様なデータ伝送の保全は、２つのバス・
サイクルが双方向のバス伝送において用いられる場合に
最も容易になされる。

これは、例えばマスターがメモリーから情報を要求しそ
して後のバス・サイクルの間その情報を受取る如きメモ
リー読取り動作において、特に利点を有するものである
。

例えば、２つのバス・サイクルを必要とする読出し動作
中、かなりの数のデータ伝送がメモリーと別のデバイス
との間に生じ、従って本発明のデータ保全の特徴はこの
様な場合に特に重要な事が判明した。

基本的には、この保全装置は、マスターが別の装置例え
ばメモリーあるいはテープ又はディスク周辺装置を情報
を求めてアドレス指定する時、マスターは、バス上のア
ドレス・リード線にスレーブ装置のアドレスをそしてデ
ータ・リード線にそれ自身のアドレスと機能コードを設
定する、と云う利点をもたらす。

スレーブが応答し、そしてその様に応答するのがマスタ
ーである時、スレーブはアドレス・リード線上に要求装
置のアドレスをそしてデータ・す・−ド線上にデータを
設定する。

この様に、要求装置のアドレスが、最初データ・リード
線上にあったそのアドレスの伝送とは逆にアドレス・リ
ード上で戻される。

次いで、この要求装置はそのアドレス、即ちデータ・リ
ード線上に伝送されたそのアドレスをアドレス・リード
線上で現在受取られたアドレスと比較する。

もしこの比較が行われると、これは、実際に少くともそ
のデバイス・アドレスがスレーブにより適正に受取られ
た事を保証し、又更にもしＯＰコードも又戻って受取ら
れる場合、このＯＰコードが満足に受取られた事を保証
する。

この様に、第４図のフォーマットで示される如き１６ビ
ツトの情報については、２つまでのパリティ・ビットが
本システムにおけるデータ伝送の保全を維持したまま除
去される。

次に第１２図において、データ伝送の保全を保証する為
の本発明の冗長検査が詳細に示される。

例示として、第１２図は、この冗長検査が、データ・プ
ロセサがメモリーから情報を要求する時折われる方法を
特に示す。

更に詳細には、マスターこの場合は中央プロセサ２０６
が、スレーブであるメモ’Ｊ−２０２から情報を読出す
事を所望する時、マスターは、バス・アドレス・リード
線上を第２図のフォーマットでメモリー・バイト・アド
レスを伝達し、そして更にその即ち中央プロセサのチャ
ンネル・アドレス番号（バス・データ・リード線のビッ
ト零乃至９）と、そのＯＰコード即ち機能コード（バス
・データ・リード線のビット１０乃至１５）を伝送する
。

このバス・アドレス・リード線およびバス・データ・リ
ード線上の情報は、スレーブにより受取られ、そしてバ
ス・アドレス・リード線上のアドレスに応答して周知の
メモリー・データ・アクセス・ロジック３００を介しデ
ータをアクセスする。

このアクセスされたデータは次にレジスタ３０２に記憶
される。

スレーブのレジスタ３０４により受取られるバス・デー
タ・ＩＪ ’ ド線上の情報は、スレーブがＡＣＫ信
号を用いてこの要求を確認してこれによりこの様なデー
タを記憶するようにレジスタ３０４を付勢しなければ、
記憶されない。

レジスフ３０４内のデータは、実際にメモリーが第８図
に示される付与フリップフロップ２２のセツティングに
よりその優先順位ロジックを介してバスに対するアクセ
スを得て、これによりそのＭＹＤＣＮＮ十信号を生成す
るまでは、バス・アドレス・リード線を逆に伝送される
事はなく、またレジスタ３０２からのデータがバス・デ
ータ・リード線上を伝送される事もない。

この様に、ＭＹＤＣＮＮ十信号が生成されると、ゲート
３０６と３０８は、付勢されてマスターにより使用され
る様にデータをデータ・リード線上をマスターのレシー
バ９９へ伝送し、そしてバッファ３１０を介して情報を
バス・アドレス・リード線上をマスターの受取りロジッ
クへ伝送する。

基本的には１６ビツトを含むビット８乃至２３のみが使
用されるが、その理由はこれがデータ伝送の保全を確保
する為にマスターにより検査出来る情報である為である
。

これは、実際に、その特定の情報がデータ・リード線上
をマスターからスレーブに対して伝送され、そして現在
アドレス・リード線上で受取られつつある為である。

従って、第３図のフォーマットに従う宛先のチャンネル
番号が第１１図に示されるロジックのコンパレータ１０
３と１０４により受取られる、第３図に示されるフォー
マットのビット・ロケーション１８乃至２３にあった機
能コードは、コンパレータ３１２により受取られる。

コンパレータ３１２により受取られるこの情報は、第４
図０フオーマツトの機能コード・ピッ１−１０乃至１５
においてマスターにより送られた最後の機能コード３１
４と比較されるならば、付勢信号が生成されて本システ
ムにその通常の動作を実施させる。

代わりとして、戻って受取られた機能コードは、単にこ
れが適法かつ有効なコードである事を確認する為チェッ
クされる。

もしコンパレーク１０３と１０４が第１１図に関して詳
細に示した如き等しい条件を示すならば、同じく第１１
図に示されるゲート１０７は、ＡＣＫ確認信号を付勢す
る。

ゲート１０７の他の入力は、２番目の半読出し履歴フリ
ップフロップ１１０の前のセツティングだけでなく、ゲ
ート１０９の他の入力で受取った信号Ｂ５５ＨＢＣ＋に
より示される如き２番目の半バスサイクルの完了である
旨のスレーブから受取った表示により、セットされる事
になる。

そのとき、ゲート１０９の出力はゲート１０７を完全に
付勢する。

この様に、コンパレータ３１２，１０３および１０４は
、バスのアドレス・リード線に結合された第１２図に示
された関連するロジックと共に、データ・リード線上の
マスターにより前に送られた情報と、アドレス・リード
線上のスレーブから戻って受取られた情報と、を比較す
るコンパレータを有効に提供して、これにより実質的に
両方のデータ伝送の保全を確保し、かつ余分なパリティ
・ビットの必要性を除去する。

本発明の装置が、速度、タイプ即ち磁気コア又は半導体
か、および他の特性に基ずくメモリー・タイプの混在に
関わらず、隣接するメモリー・スペースのアドレス指定
を可能にする方法は、更に第１３図に関して説明される
。

バス２００は、コントローラ２１０の如き他のコントロ
ーラや中央プロセサ２０６だけでなく、メモリー・コン
トローラ２０２，２０３，２０４に結合する様に図示さ
れている。

前に述べた様に、例示のため、各メモリー・コントロー
ラは数にして４個までのメモリー・モジュールをアドレ
ス指定出来る。

これ等のモジュールは、各メモリー・コントローラの位
置Ａ、Ｂ、Ｃ，Ｄに接続出来る。

各メモリー・コントローラは、それ自身のアドレスだけ
でなく、これに関連するモジュールのアドレスを受取る
。

このモジュール・アドレスは、第１０図に示される如き
ＢＳＡＤ０８＋及びＢＳＡＤＯ９＋と呼ばれるビットの
如きバス２００上の２つのビットとして受取られる。

このメモリー・コントローラのアドレスは、ビットＢＳ
ＡＤＯＯ＋乃至ＢＳＡＤＯ７＋として受取られる。

この様に、そのコントローラがアドレス指定されるメモ
リー・モジュールのみが応答する。

従って、通常の場合において判る様に、メモリー・コン
トローラ２０４は、その位置Ａ、Ｂ、Ｃ，及びり、に接
続された、メモリー・モジュールＡ−３５８、メモリー
・モジュール８３６０、メモリー・モジュールＣ−３６
２およびメモリー・モジュールＤ−３６４を有する。

もしメモリー・コントローラ２０４がアドレス指定され
、かつ２ビツトのサブ・アドレスが例えばモジュールＣ
−３６２を指示するならば、モジュールＣが応答する。

前に示した様に、もし例示として前述の緒特性により示
された如きメモリー・タイプが混在しており、かつこの
様な混在が、例えば３２，０００ワードの記憶容量を有
し各モジュールがｓ、ｏｏｏワードの記憶量を含む１そ
ろいのメモリー・コントローラより少ない場合は、隣接
するメモリー・アドレスは利用不可能である。

その理由は、将来システムのメモリー容量の増大を可能
にする為に、各メモリー・コントローラに対して、３２
，０００ワードのメモリーのアドレス・スペースが残さ
れて利用でなければならない為である。

第１３図から判る様に、この様な隣接するアドレス指定
を提供する為、この様なメモリー・コントローラの各各
の一部のみを使用する事が可能である。

この様に、第１３図において、モジュールＡ３５０とモ
ジュールＢ−３５２は１つのメモリー・タイプのもので
あり、モジュールＣ−３５４とモジュールＤ−３５６は
別の１つのメモリー・タイプＤものであるものと仮定す
ると、メモリー・コントローラ２０２はモジュールＡと
Ｂのアクセスを制御する様に接続出来、メモリー・コン
トローラ２０３はモジュールＣとＤのアクセスを制御す
る様に接続出来る。

この様な場合、メモリー・コントローラ２０２とメモリ
ー・コントローラ２０３は同じアドレスを有する。

この様な構成においては、コントローラ２０２の位置Ｃ
とＤｌおよびコントローラ２０３の位置ＡとＢは、シス
テムが完全に再構成されなければ、利用不可能である。

この様に、相方Ｑつメモリー・コントローラ２０２と２
０３がそれ等のアドレス、即ち同じアドレスを見る時、
これ等コントローラは、バス２００で受取られた２つの
モジュール・アドレス・ビットＢＳＡＤ０８＋およびＢ
ＳＡＤｏ ９＋によりどのモジュールＡ、Ｂ、Ｃ又はＤ
がアドレス指定されるかに依存して、応答するようシー
クする。

前述の事柄は例示の目的Ｑつみのもので、例えば４つ以
上のかかるモジュールをコントローラに結合しても良く
、又例えばコントローラ２０２も唯１個のモジュールＡ
に接続しても良く、コントローラ２０３は同じ各位置に
おいてモジュールＢ。

Ｃ，Ｄに接続しても良い事は理解されよう。

又、本例によれば、もし第３のモジュールがコントロー
ラ２０２の位置Ｃに接続され、モジュールＣ３５４がコ
ントローラ２０３に接続され、又このモジュールＣがア
ドレス指定され、コントローラ２０２と２０３が同一の
アドレスを有しているものとすれば、この相方のコント
ローラはその同じアドレスとモジュールＣアドレスの受
取りに応答して、これによりエラー状態を発生する事も
判ろう。

この様にして隣接のアドレスがシステム内に結合された
メモリーの特性に拘わりなく本発明の採用によっていか
にして得られるかが明らかになったであろう。

本発明は、その望ましい実施態様に特定して記述し図示
したが、当業者にとっては、形態および詳細な点につい
ては前記の変更およびその他の変更が本発明の主旨およ
び範囲から逸脱する事なく可能である事は明らかである
。

【図面の簡単な説明】

第１図は本発明の全体ブロック図、第２図乃至第６図は
本発明の共通バスを伝送される各種の情報のフォーマッ
トを示す図、第７図は本発明のバスの動作のタイミング
図、第８図は本発明の優先順位ネットワークのロジック
図、第９図は本発明のバスと結合された典型的なデバイ
ス・コントローラのバス・インクフェイス・ロジックを
示す図、第１０図は本発明のバスと結合された典型的な
メモリー・コントローラのバス・インタフェイス・ロジ
ックを示す図、第１１図は本発明のバスと結合されたデ
ータ・プロセサのバス・インクフェイス・ロジックを示
す図、第１２図は本発明に使用されるデータ保全装置を
示す図、および第１３図は本発明のアドレス指定手法を
示す図である。 １０・・・回線、１１・・・レシーバ、１２・・・ゲー
ト、１３・・・遅延回線、１４・・・ＮＯＲゲート、１
５・・・フリップフロップ、１６・・・ゲート、１７・
・・フリップフロップ、１８・・・ドライバ、１９．２
１−・・ゲート、２２・・・フリップフロップ、２４・
・・レシーバ、２５・・・遅延回路、２６・・・ＮＯＲ
ゲート、４０・・・レシーバ、４４・・・ＡＮＤゲート
、４６・・・ゲート、４９゜５０・・・フリップフロッ
プ、５１．５２・・・ゲート、５６・・・要素、５９，
６０．６１・・・ドライバ、７０・・・要素、７２・・
・スイッチ、７３・・・ＮＡＮＤゲート、７４．７５，
７６・・・ゲート、７７・・・マルチプレクサ、８１・
・・フリップフロップ、８２・・・ＮＯＲゲート、 ８
３・・・ＡＮＤゲ゛−ト、 ８４・・・ＮＯＲゲート、
８５・・・ゲート、８８・・・マルチプレクサ、８９・
・・インバータ、９０・・・ドライバ、９９・・・要素
、１００・・・インバータ、１０３，１０４・・・コン
パレータ、１０６．１０７，１０９・・・ゲート、１１
０・・・フリップフロップ、１１１・・・ゲート、１１
３・・・要素、１１４・・・ＮＯＲゲート、１１５・・
・ドライバ、１１７・・・コンパレーク、１１８・・・
ブロック、１２０・・・フリップフロップ、２００・・
・バス、２０２，２０３゜２０４．２１０・・・コント
ローラ、２０６・・・中央プロセサ。

Claims (1)

1. 【特許請求の範囲】 １ 共通バスを介して情報の送信又は受信の一方又は両
   方を行うことが夫々可能な複数の装置と、及び優先順位
   決定システムとを備えたデータ処理システムにおいて、
   前記優先順位決定システムが、Ａ 前記複数の装置の全
   てに接続されており前記共通バスが前記複数の装置のい
   ずれかにより要求されていることを表示するバス要求線 （ＢＳＲＥＱＴ−）と、 Ｂ 前記複数の装置の全てに接続されており前記共通バ
   スが前記複数の装置のいずれかにより使用されているこ
   とを表示するバス使用中線（ＢＳＤＣＮＩ’←）と、及
   び Ｃ前記複数の装置の夫々に含まれた優先順位回路であっ
   て、該優先順位回路が、 イ）関係した装置が情報を前記共通バスを介して前記複
   数の装置の内の別の装置へ伝送する準備ができているこ
   とを表示する第１信号を非同期的に発生する第１手段１
   ５と、 口）前記関係した装置が前記共通バスを要求しているこ
   とを表示する第２信号を前記バス要求線に発生する第２
   手段１７，１８と、 ノ→前記バス要求線と前記バス使用中線とへ接続されて
   おりかつ前記第１信号を受けるように接続されており、
   前記共通バスが要求されておらずかつ使用中でないとき
   又は前記共通バスが要求されておりかつ使用中であると
   き前記第１信号に応答して前記関係した装置の前記第２
   手段を付勢して前記第２信号を発生させる制御手段１１
   〜１６．２４〜２６であって、該発生された前記第２信
   号は前記バス要求線を介して前記複数の装置の全ての前
   記制御手段へ与えられてそれにより前記複数の装置の内
   の前記関係した装置以外の装置の前記制御手段が前記第
   ２信号の発生後前記複数の装置の内の前記関係した装置
   以外の装置の前記第２手段を付勢するのを禁止すること
   、→所定数の複数個のより低い優先順位の装置へ優先順
   位信号を発生する第３手段２０であって、該優先順位信
   号は、前記関係した装置の前記第２手段が所定時間の間
   前記第２信号を発生している場合前記所定数の複数個の
   より低い優先順位の装置が前記共通バスとのアクセスを
   得るのを禁止すること、 ホ）付勢されるとき、前記関係した装置が情報を前記共
   通バスを介して伝送するのを現在許された前記複数の装
   置の内のたった１つの装置であることを表示する第４信
   号を前記バス使用中線に発生する第４手段２２と、及び
   へ）前記所定数の複数個のより高い優先順位の装置から
   の前記優先順位信号を受けるように接続されておりかつ
   前記所定時間後の前記関係した装置の前記第２信号を受
   けるように接続されており、前記第４手段を付勢して前
   記第４信号を発生させる第５手段１９と、 を含むこと、 から戒ることを特徴とするデータ処理システム。