JPS61239348A

JPS61239348A - ダイレクト・メモリ・アクセス・コントロ−ル回路

Info

Publication number: JPS61239348A
Application number: JP8009285A
Authority: JP
Inventors: Seiichi Takahashi; 高橋　静一
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1985-04-17
Filing date: 1985-04-17
Publication date: 1986-10-24
Anticipated expiration: 2009-01-26
Also published as: JPH067379B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」本発明は、ダイレクト・メモリ・アクセス装置を接続し
たコンピュータシステムに使用されるダイレクト・メモ
リ・アクセス・コントロール回路に関する。

「従来の技術」入出力装置から別のメモリ装置に対してデータ転送処理
を行う場合、その効率を向上させるために、入出力装置
にデータ転送処理動作を行う機能を付加したものがある
。これはダイレクト・メモリ・アクセス（以下ＤＭＡと
記載する）装置と呼ばれている。このようなりＭＡ装置
を接続したコンビコータシステムの一例を第７図に示す
。

このシステムは、マイクロプロセッサ（以下Ｃ：　Ｐ　
Ｕと記載する）１０と直接接続される第１のバス１１１
　と、ＣＰＵ　１０と間接的に接続される第２のバス１
１．とを宥しており、この第１のバス］　］Ｉ　　ト第
２ノハス１１．とはバスコントロール回路１２により連
結されている。

第１のバス１１．には例えば１台のメモリ装置ｊ４１　
（これを第１のメモリ装置と呼ぶ）が接続されている。

また、第２のバス１１２には、１台のＪ、）　Ｍ　Ａ装
置１３と１台のメモリ装置Ｉ４．（、：：れを第２のメ
（す装置と呼ぶ）が接続されている、ＤＭＡ装置１３は
、必要に応じて第１のメモリ装置１４１　あるいは第２
のメモリ装置１４２との間で相互にデータ転送処理を行
う。バスコントロール回路１２は、ＤＭＡＭＡ装置のＤ
ＭＡ要求（ＤＭＡリクエスｌ−）およびその実行のため
の各種の信号の第１のバス１１．　　と第２のバス１１
２の間の転送を制御するために設けられている。

第８図はそのパスラインの構成とバスコントロール回路
１２のブロック図である。

（パスラインの構成）図において、バスコントロール回路１２の左方には第１
のバス１１．が接続され、バスコントロール回路１２の
右方には第２のバス１１．が接続されている。

第１のバス１１１　は図のようにそれぞれ１本もしくは
複数本のパラレルな伝送線から構成された９種の伝送路
から構成され、第２のバス１１２は同様に８種の伝送路
から構成されている。

各伝送路は、これらの機能に応じた名称で呼び、ＤＭＡ
要求信号を伝送するＤＭＡリクエス）ｌｌｚ、１１２１
、ＤＭＡを許可する信号を伝送するＤＭＡリクエスト０
Ｋ１１．２．１１，２、アドレス信号を伝送するアドレ
スバス１１．３．１１２８、パスラインが使用中か否か
の信号を伝送するバスアクティブ用い１１２１、第１図
に示したＤＭＡ装置１３からメモリ装置１４１　あるい
は１４２６にデータの書き込みを行う場合のリード信号
もしくは反対にメモリ装置１４．．１４゜の内容をＤＭ
Ａ装置１３に書き込む場合のライト信号を伝送するリー
ド／ライトモード１１１５．１１２Ｓ、データの書き込
み動作を制御するストローブ信号を伝送するストローブ
１１１Ｇ、１１□５、データの書き込みが終了した応答
信号を伝送するりプライ１１１７．１１２、、データを
伝送するデータバス１１．８．１１２Ｂ、第１図に示し
たｃｐｕｔｏの動作の再開のタイミングパルスを伝送す
るりスタート１１１９から構成されている。

ここで、以後第１のバス１１．　　に属する伝送路には
「゛第１の」、シいう語を付し、第２のバス１１２に属
する伝送路には「第２の」というＪ吾を付すことにする
。

（バスコントロール回路）構成＞一方、バスコントロール回Ｈａ　１２　ハ、ＤＭＡ　Ｉ
Ｊクエスト／○にコントロール２１、アドレスバストラ
ンシーバ２２、アドレスデコーダ２３、ＣＰ　Ｕリスフ
ートタイミングジェネレータ２６、タイミングゲートコ
ントロール２４、およびデータバストランシーバ２５か
ら構成される。

Ｄ　Ｍ　Ａ　ＩＪクエスト１０Ｋコントロール２１　ハ
、第２のＤＭＡ　！Ｊクエス）１１２＋の信号を第１の
ＤＭＡリクエスト１１１１に転送し、第１のＤＭＡリク
エスト０Ｋ１１１２の信号を第２のＤ　Ｍ　Ａリクエス
ト０Ｋ１１□２に転送するようそれぞれを接続しておく
ゲートを有する回路である。

アドレスバストランシーバ２２とデータバストランシー
バ２５とは、それぞれアドレスおよびデータを指定され
た方向へ転送する双方向ゲートを有する回路である。

アドレスデコーダ２３は、第２のバス１１２３を伝送さ
れるアドレスが第１のバス１１、に接続された第１のメ
モリ装置１４１　のものか第２のバス１１２に接続され
た第２のメモリ装置１４２のものかを判定しそれを識別
する信号２７を出力する回路である。

タイミングゲートコントロール２４は、このアドレスデ
コーダ２３の識別信号２７をもとにして、アドレスバス
トランシーバ２２およびデータバストランシーバ２５に
対して先に説明した転送方向の指定信号２８を出力する
。

またこのタイミングゲートコントロール２４は、第１の
バス１１１　と第２のバス１１２の各リード／ライトモ
ード１１．５．１．１□間と、ストローブ１１．６．１
１２６間と、リプライ１１１１．１１２１間を、双方向
に接続するゲートと、第１のバスアクティブ１１，４と
第２のバスアクティブ１１２．とを必要に応じて接続す
るゲートを有する回路である。

ＣＰＵリスタートタイミングジェネレータ２６は、第２
のバスアクティブ１１２４を監視して、その立下りのタ
イミングでＣＰＵのりスタート信号をリスタート１１．
、に対して出力する回路である。

（バスコントロール回！　（７）　動作）第８図の回路
の動作を第９図のタイミングチャートを用いて第７図か
ら第９図を対比しながら説明する。

まず、第７図に示すＤＭＡ装置１３が第２のバス１１２
に接続された第２のメモリ装置１４２　との間でデータ
転送処理を行う場合を説明する。

ＤＭＡ装置１３からＤＭＡ要求信号が出されるよ第２の
ＤＭＡリクエス）１１２１が立上り（第９図（ａ））、
この信号はＤＭＡリクエスト１０Ｋコントロール２１を
通って第１のＤＭＡリクエスト１１．１へそのまま転送
される。

ＣＰＵ１０はこれを受けて、第１のＤ　Ｍ　Ａ　ＩＪク
エスト０Ｋ１１，２を立上らせる（同図（ｂ））。

そして同時に、今まで使用していた第１のバス１１１の
使用を停止して第１のバスアクティブ１１゜４を立下ら
せる（同図（Ｃ））。

第２のＤＭＡリクエスト０Ｋ１１２２が立下ると、ＤＭ
Ａ装置１３は第２のＤＭＡリクエスト１１２１を立下ら
せ、第２のバスアクティブ１１２４を立」二らせる（同
図（ｄ））。そして、モード指定信号を第２のリード／
ライトモード１１□５にのせ、アドレス信号とデータと
をそれぞれ第２のアドレスバス１】２３と第２のデータ
バス１１，８とにのせる。

その後、ＤＭＡ装置１３は１ワ一ド分のデータが第２の
データバス１１２．に出力されるたびに、ストローブパ
ルスを第２のストローブ１１２．に出力する（同図（ｈ
））。そして、第２のメモリ装置１４□はそのつど応答
信号を第２のりプライ１１□りに出力する。

これらの一連のデータ転送処理が終了すると、ＤＭＡ装
置１３は第２のバスアクティブ１１２４を立下らせる（
同図（ｄ））。これをＣＰ　Ｕ　ＩＪスタートタイミン
グジェネレータ２６が検出し、リスタートパルスをリス
ター）１１＋ｓに対して出力する。

ＣＰＵ　１０はこのりスタートパルスを受けて第１のバ
スアクティブ１１１４を立上らせ、動作を再開する。

第１０図は、第７図１ミ示したＤＭＡ装置１３が第１の
バス１１．に接続された第１のメモリ装置１４、　　と
の間でデータ転送処理を行う場合のタイミングチャート
である。

この内容は第９図とほぼ同一であるが、応答信号を第１
のりプライ１１，７に出力するのが第１のメモリ装置１
４．　である点が相違している。

そして、第９図に示したデータ転送処理の動作中は、第
１のバス１１．は全く使用されていないが、第１０図に
示したデータ転送処理の動作中は第１のバス１１．およ
び第２のバス１１２の両方が使用されている点が相違し
ている。

・「発明が解決しようとする問題点」以上のように、第８図に示したようなバスコントロール
回路１２を有する第７図のようなコンピュータシステム
は、ＤＭＡ装置１３がデータ転送処理を行っている間は
、無条件にその動作を停止していた。

ところが、ＤＭＡ装置１３が第２のバス１１゜に接続さ
れた第２のメモリ装置１４□　との間でデータ転送処理
を行うときは、ＣＰ［Ｊ　１０に直接接続されている第
１のバス１１．　　は全く使用されていない。

この第１のバス１１．　　には図示しない各種のデバイ
スが接続されており、この間、ＣＰ　Ｌｌ　１０を停止
させておくことはその実行効率上好ましくない。

本発明は以上の点に着目してなされたもので、ＣＰＵの
実行効率を高めるダイレクト・メモリ・アクセス・コン
トロール回路を提供することを目的とするものである。

「問題点を解決するための手段」本発明のダイレクト・メモリ・アクセス・コントロール
回路は、マイクロプロセッサと直接接続される第１のバ
スと、マイクロプロセッサと間接的に接続される第２の
バスと、第１のバスと第２のバスとを連結するバスコン
トロール回路とを有し、このバスコントロール回路は、
第２のバスに接続されたダイレクト・メモリ・アクセス
装置が第１のバスに接続された第１のメモリ装置とデー
タ転送処理を行う場合に、マイクロプロセッサの動作を
停止させ、ダイレクト・メモリ・アクセス装置が第２の
バスに接続された第２のメモリ装置とデータ転送処理を
行う場合には、マイクロプロセッサが第１のバスを使用
して動作を行うことを許可することを特徴としている。

このバスコントロール回路において、例えばバスコント
ロール回路は、ダイレクト・メモリ・アクセス装置がマ
イクロプロセッサに対してダイレクト・メモリ・アクセ
ス要求を行ったときマイクロプロセッサの動作を一度停
止させ、ダイレクト・メモリ・アクセス装置がデータ転
送処理の開始の際第２のバスに接続されたメモリのアド
レスを指定したとき、マイクロプロセッサの動作の再開
を許可するようにする。

「作用」このように本発明のダイレクト・メモリ・アクセス・コ
ントロール回路は、マイクロプロセッサと間接的に接続
された第２のバスが、この第２のバスに接続されている
ＤＭＡ装置と第２のメモリ装置とによって使用されてい
る間、マイクロプロセッサと直接接続されている第１の
バスを並行使用するようにして、マイクロプロセッサの
実行効率を高めている。

この第１のバスと第２のバスとを分離してそれぞれ独立
に使用できるようにするのがバスコントロール回路で、
このバスコントロール回路がマイクロプロセッサに対し
て動作の停止あるいは許可のための指示信号を出力する
。

ＤＭＡ装置がマイクロプロセッサに対してＤＭＡ要求を
行ったときは、通常マイクロプロセッサは一度その動作
を停止するが、データ転送処理の開始の際にＤＭＡ装置
が第２のバスに接続された第２のメモリ装置のアドレス
を指定したときは、バスコントロール回路がこれを検出
してマイクロプロセッサの動作を再開させるようにする
。

こうすれば、例えば、従来のバスコントロール回路の構
成を変更するだけで、コンピュータシステムの改善を行
うことができる。

「実施例」（バスコントロール回路とその動作の概要）本発明のダ
イレクト・メモリ・アクセス・コントロール回路は、第
７図に示したようなコンピュータシステムにおいて使用
された、第８図に示したバスコントロール回路１２を第
１図に示したようにその構成を変更したものである。

この図において、第１のバス１１１　と第２のバス１１
□の構成は第８図で説明したものと同一であり、同一部
分には同一の符号を付して重複する説明を省略する。

また、バスコントロール回路３２を構成する各ブロック
も、ＣＰＵリスタートタイミングジェネレータ３６の周
辺の結線を除いてほぼ同一であり、同一部分には同一符
号を付して重複する説明を省略する。− この第１図に示したバスコントロール回路３２において
、ＣＰＵリスタートタイミングジェネレータはおよそ、
次のような動作を行う。

第８図に示した従来のジェネレータ２６は、第２のバス
アクティブ１１□４の立下りをとらえて、そのタイミン
グでリスフートパルスを発生させリスター）１１１９に
送り出すものであった。

これに対して本発明の回路のＣＰ　Ｕ　ＩＪスタートタ
イミングジェネレータ３６は、第１図のように、第２の
バスアクティブ１１□、とアドレスデコーダ２３の出力
する識別信号２７を受は入れている。

そして、この識別信号２７から、第７図のＤＭＡ装置１
３が第１のバス１１、に接続された第１のメモリ装置１
４．との間でデータ転送処理を行うか、第２のバス１１
２に接続された第２のメモリ装置１４２　との間でデー
タ転送処理を行うかを判断し、前者の場合は第２のバス
アクティブ１１２４の立下り時にリスタートパルスを出
力し、後者の場合は、第２のバスアクティブ１１□の立
上り時にリスタートパルスを出力する。

第２図はその動作を説明するためのタイミングチャート
である。

はじめに、ＤＭＡリクエスト１０Ｋコントロール２１は
、第２のＤＭＡリクエスト１１２Ｉを第１のＤＭＡリク
エスト１１１１に接続し、第１のＤＭＡリクエスト○に
１１１２を第２のＤＭＡリクエス）ＯＫ１１２□に接続
した状態となっている。

ＤＭＡ装置１３が第２のＤＭＡリクエスト１１２１を立
上らせると（第２ｆｆｌ（ａ））、これに応答してｃｐ
ｕｔｏが第１のＤＭＡリクエスト０Ｋ１１１２を立下ら
せ、はぼ同時に第１のバスアクティブ１１．４を立下ら
せる（同図（Ｃ））。

これに対してＤＭＡ装置１３は、第２のバスアクティブ
１１２４を立上らせ（同図（ｅ））、第２のアドレスバ
ス１１２３、第２のデータバス１１２８、第２のリード
／ライトモード１１２５、第２のストローブ１１□６を
使用してデータ転送処理を開始する（同図（ｆ）〜（１
）〉。そして、ＤＭＡ装置１３がデータ転送処理を行う
相手方の第２のメモリ装置１４２からリプライパルスが
第２のリプライ１１２．に出力される（同図（ｊ））。

一方、アドレスデコーダ２３からは、このとき第２のメ
モリ装置１４２を使用する旨の識別信号２７が出力され
る（同図（ｄ）の実線）。この状態を第２のメモリスペ
ース２７が立上った状態と呼ぶ。すなわち、第２のバス
アクティブ１１２４が立上り第２のメモリ装置１４□の
アドレスを指定するアドレス信号が第２のアドレスバス
１１，３にのると第２のメモリスペース２７が立上るの
である。

この第２のメモリスペース２７が立上りかつ第２のバス
アクティブ１１□４が立上ったタイミングでリスタート
パルス５３がリスター）１１＋ｓに出力される（同図（
Ｋ）の実線）。

このリスタートパルス５３を受けて、ＣＰＵ１０は第１
のバスアクティブ１１１．を立上らせ、ＤＭＡ装置１３
の動作とは無関係な第１のバス１１、を使用して動作を
開始するのである（同図＜Ｃ）の実線）。

逆に、ＤＭＡ装置１３が第１のメモリ装置１４゜との間
でデータ転送処理を行う場合、第２のメモリスペース２
７の信号は立上らない（同図（ｄ）の破線）。このとき
は、第２のバスアクティブ１１□が立下る時点でリスタ
ートパルス５３′（第２図（Ｋ）の破線で示したパルス
）を出力する。

ＣＰＵはこのりスタートパルスを受けて第１のバスアク
ティブ１１３．を立上らせ（同図（Ｃ）破線）、動作の
再開をする。

このように、この実施例では、ＣＰＵに向けて送るリス
タートパルスを発生させるタイミングを、第２のバスア
クティブ１１２４の立上り時か立下り時かのいずれか一
方にすることによって、その動作の再開のタイミングを
調整する。

なお、第７図に示したＤＭＡ装置１３が第１のメモリ装
置１４．　とデータ転送処理を行うときは、第１図にお
いて、タイミングゲートコントロール２４が第１のバス
アクティブ１１０と第２のバスアクティブ１１２．とを
直接接続する。逆の場合は、アドレスバス１１１３．１
１２３とデータバス１１１８．１１２、を含めてタイミ
ングゲートコントロール２４で接続している伝送線をす
べて切り離す。

このようなりスタートパルスの発生のための回路は種々
考えられるが、その−例を第３図以下で説明する。

（ＣＰＵリスタートタイミングジェネレータの説明）第３図は本発明のダイレクト・メモリ・アクセス・コン
トロール回路の、バスコントロール回路に設けるのに適
するＣＰＵリスタートタイミングジェネレータ３６のブ
ロック図で、第４図はその動作を説明するタイミングチ
ャートである。

このジェネレータは、先に第１図を用いて説明したよう
に、第２のメモリスペース２７と第２のバスアクティブ
１１２４とがその入力側に接続され、リスタート１１＋
ｓがその出力側に接続されている。

まず第２のバスアクティブ１１２．の信号は、立Ｊ二り
検出回路４１と立下り検出回路４２の双方に人力し、前
者からは立上り時のタイミングで立上りパルス５１が出
力され、後者からは立下り時のタイミングで立下りパル
ス５２が出力される。

第４図（ｂ）に第２のバスアクティブ１１２４、（Ｃ）
に立上りパルス５１、（ｄ）に立下りパルス５２を表示
した。そして、この立上りパルス５１は第２のメモリス
ペース２７（同図（ａ））と共に第３図のアンド回路４
３に入力し、立下りパルス５２は第２のメモリスペース
２７を反転した信号と共にアンド回路４４に入力する。

２つのアンド回路４３．４４の出力はオア回路４５で合
流してリスフート信号とされる。

ここで、第２のメモリスペース２７が立上っているとき
は、アンド回路４３からは立上りパルス５１がそのまま
出力するが、アンド回路４４は立下りパルス５２を通過
させない。従って、第４図（ｅ）に実線で示したりスタ
ートパルス５３がこのジェネレータ３６からリスター）
１１＋ｓに向けて出力される。

こうして、第２のバスアクティブ１１□、の立上りのタ
イミングでリスタートパルス５３を出力することができ
る。

一方、第２のメモリスペース２７が立上っていないとき
（第４図（ａ）の破線）、アンド回路４３から立上りパ
ルス５１が出力されず、アンド回路４４から立下りパル
ス５２が出力される。これがリスタート１１１．に向け
て出力されるので、第４図（ｅ）の破線に示すように、
第２のバスアクティブ１１２．の立下りのタイミングで
リスタートパルス５３′が出力される。

第５図は第３図の立上り検出回路４１と立下り検出回路
４２とをさらに詳細に示したブロック図である。また、
第６図はその動作を説明するタイミングチャートである
。

この図において、立上り検出回路４１は２個の７リツプ
フロツプ４１．．４１．　と、アンド回路４１３および
ディレィライン（ＤＬ）４１４　　とから構成されてい
る。また、立下り検出回路４２は、インバ・−夕４２．
　　とアンド回路４２２とから構成されている。

さて、立上り検出回路４１の各フリップフロップ４１．
．４１□には、クロック信号６０が供給され（第６図（
ｂ））、このクロック信号６０のタイミングにあわせて
、第２のバスアクティブ１１２４上の信号が、フリップ
フロップ４１．からフリップフロップ４１２を通りアン
ド回路４１３へ転送される（同図（ｃ）、（ｄ）、（ｅ
）、（ｆ））。

アンド回路４１３の一方の端子には、フリッププロップ
４１．のＱ出力を反転した信号が入力する（同図（ｆ）
）。

アンド回路４１３のもう一方の端子には第２のバスアク
ティブが直接接続されている（同図（Ｃ））。両者のア
ンド出力はディレィライン４１４を通じてアンド回路４
３に人力する（同図（ｇ））。

一方、立下り検出回路４２は、第２のバスアクティブ１
１２．上の信号をインパーク４２．で反転させてアンド
回路４２２の一方の端子に人力させ、かつ立上り検出回
路４１のフリップフロップ４１２のＱ出力をもう一方の
端子に人力させる（同図（ｅ））。このアンド回路４２
２の出力はそのままアンド回路４４に入力する（同図（
ｈ））。

ここで、ディレィライン４１４　は、第２のバスアクテ
ィブ１１２４が立上って第２のメモリスペース２７が立
上るまでやや時間がかかるためそのタイミングを一致さ
せるために設けたものである。

このようにして、立上り検出回路４１から立上りパルス
５１（同図（ｇ））が得られ、立下り検出回路４２から
は立下りパルス５２（同図（ｈ））が得られる。

その後、第３図で説明したと同様に、第２のメモリスペ
ース２７が立上っているときは第２のバスアクティブ１
１２４が立上るタイミングでリスク−トバルス５３（第
６図（ｉ）の実線）が出力され、第２のメモリスペース
２７が立上っていないときは、第２のバスアクティブ１
１２．が立下るタイミングでリスフートパルス５３′　
（第６図（ｌの破線）が出力される。

「発明の効果」以上説明した本発明のダイレクト・メモリ・アクセス・
コントロール回路は、マイクロプロセッサと間接的に接
続された第２のバスにおいて、この第２のバスに接続さ
れたＤＭＡ装置と第２のメモリ装置との間でデータ転送
処理を行っている間、マイクロプロセッサと直接接続さ
れた第１のバスを使用してマイクロプロセッサが他の処
理を行うことができるので、その実行効率を高めること
ができる。

【図面の簡単な説明】

第１図は本発明のダイレクト・メモリ・アクセス・コン
トロール回路に設ケたバスコントロール回路の実施例を
示すブロック図、第２図は本発明のダイレクト・メモリ
・アクセス・コントロール、回路の動作を説明するタイ
ミングチャート、第３図は本発明のダイレクト・メモリ
・アクセス・コントロール回路の要部の実施例を示すブ
ロック図、１　第４図はそのタイミングチャート、第５
図は本発明のダイレクト・メモリ・アクセス・コントロ
ール回路の要部のさらに詳細な実施例を示すブロック図
、第６図はそのタイミングチャート、第７図は本発明の
実施に適するコンビ、−タシステムのブロック図、第８
図は従来のバスコントロール回路の一例を示すブロック
図、第９図と第１０図はその動作を説明するタイミング
チャートである。１０・・・・・・マイクロプロセッサ、１１、・・・・
・・第１のバス、１１２・・・・・・第２のバス、１２・・・・・・バスコントロール回路、１３・・・・
・・ダイレクト・メモリ・アクセス装置、１４、・・・
・・・第１のメモリ装置、１４２・・・・・・第２のメ
モリ装置。出　願　人　　　　富士ゼロックス株式会社代　　理　
　人　　　　　　弁理士　　山　　内　　梅　　雉第１
図第２回（ｊ）　　　リスタート　　　　　　　　　　　　　　
　　　　　　　１１１９第８　図 ■

Claims

【特許請求の範囲】１、マイクロプロセッサと直接接続される第１のバスと
、マイクロプロセッサと間接的に接続される第２のバス
と、前記第１のバスと第２のバスとを連結するバスコン
トロール回路とを有し、このバスコントロール回路は、
前記第２のバスに接続されたダイレクト・メモリ・アク
セス装置が前記第１のバスに接続された第１のメモリ装
置とデータ転送処理を行う場合に、マイクロプロセッサ
の動作を停止させ、前記ダイレクト・メモリ・アクセス
装置が前記第２のバスに接続された第２のメモリ装置と
データ転送処理を行う場合には、マイクロプロセッサが
第１のバスを使用して動作を行うことを許可することを
特徴とするダイレクト・メモリ・アクセス・コントロー
ル回路。２、バスコントロール回路は、ダイレクト・メモリ・ア
クセス装置がマイクロプロセッサに対してダイレクト・
メモリ・アクセス要求を行ったときマイクロプロセッサ
の動作を停止させ、ダイレクト・メモリ・アクセス装置
がデータ転送処理の開始の際第２のバスに接続されたメ
モリのアドレスを指定したとき、マイクロプロセッサの
動作の再開を許可することを特徴とする特許請求の範囲
第１項記載のダイレクト・メモリ・アクセス・コントロ
ール回路。