JPS63109565A - プロセッサを他のプロセッサのバスに適合させるオートマトン - Google Patents

プロセッサを他のプロセッサのバスに適合させるオートマトン

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JPS63109565A
JPS63109565A JP25643987A JP25643987A JPS63109565A JP S63109565 A JPS63109565 A JP S63109565A JP 25643987 A JP25643987 A JP 25643987A JP 25643987 A JP25643987 A JP 25643987A JP S63109565 A JPS63109565 A JP S63109565A
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ユルリッシュ　ファンジェール
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 λ咀Ω互遣 本発明は第１のプロセッサを第１のプロセッサとは異な
る第２のプロセッサの適応バスに適合させるオートマト
ンに関するものである。
更に明確に述べれば、本発明のオートマトンは、第１の
プロセッサの一組の命令が、各々が少くとも一つの読取
りサイクルとこれに続く少くとも一つの書込みサイクル
とを有する読取り一修正−書込み形式の不可分の命令を
備えており、しかも第２のプロセッサのバス・プロトコ
ルが、読取り一修正−書込み形式の不可分の命令の中で
、一つの読取りサイクルに続いて一つの書込みサイクル
を有する命令だけを実行することができるようにしてい
る場合に、第１のプロセッサと７１ｇ２のプロセッサの
バスとの間に存在する不適合性を除くことができる。
読取り一修正−書込み形式の命令は、異なる命令サイク
ルがサイクル間にバスを解放することなく発生するため
、不可分であると言われる。簡単にする目的で、今後読
取り一修正−書込み形式の不可分命令をＲＭＷ命令と呼
ぶことにする。二つのプロセッサのＢＭＷ命令の間の不
適合性は、同じ設計者の二つのプロセッサの間や特に１
６ビツトのプロセッサと３２ビツトのプロセッサとの間
でさえ、稀ではない。
このような場合には、一般に適合性を確実に上げている
。すなわち、１６ビツト・プロセッサからの命令はすべ
て３２ビツトのプロセッサで行うことができる。しかし
ながら、適合性は他の方向では確保されない。何故なら
、３２ビツトのプロセッサはそれ自身の命令を持ってお
り、これは１６ビツトのプロセッサで行うことはできな
いからである。
マイクロプロセッサを有する機械において１６ビツトの
プロセッサを３２ビツトのプロセッサで置き換えると、
このような機械の計算をかなり増加することができる。
しかしながら、１６ビツト・プロセッサの置換は入出カ
プロセッサには必要がなく、３２ビツト・プロセッサの
能力に対しては必要なく、そのソフトウェアの置換費用
は経済的に妥当と認めることはできない。
したがって、特にモジュール式機械の場合に、３２ビツ
トのプロセッサが計算用に使用され、ｉ６ビツト・プロ
セッサが入出力に使用される。
ＣＮＥＴが開発した５Ｍ９０システムや、ＶＭＥ−ＢＩ
ＪＳ　　（登録商標）を基とする機械のような、いわゆ
るオン・バス機械はモジュール式機械の例である。
数台のプロセッサを備えた機械では、一定の１６ビツト
・プロセッサを３２ビツト・プロセッサで置き換えるに
は異なるプロセッサを同じバスに接続しなければならな
い。特に、３２ビツト・プロセッサと１６ビツト・プロ
セッサに対応するバス・プロトコルにしたがって情報を
伝達するバスとの間に適合性を確保しなければならない
。
λ里五厘力 本発明の目的は、第１のプロセッサと第２のプロセッサ
に対応するプロトコルをサポートするバスとの間にＲＭ
Ｗ命令のフォーマットの差異から生ずる不適合性を除去
することである。
更に詳細には、本発明は、ｉｆｆ記第１のプロセッサに
読取り一修正−書込み形式の一群の不可分命令を組込ん
だ一組の命令が与えられ、各不可分命令は少くとも一つ
の読取りサイクルに続いて少くとも一つの書込みサイク
ルを備えており、一方第２のプロセッサに読取り一修正
−書込み形式の少くとも一つの不可分命令を備えた一組
の命令が与えられ、前記不可分命令は多くとも第１プロ
セツサのものであって一つの読取りサイクルに続いて一
つの書込みサイクルだけを備えている場合に、第１のプ
ロセッサを第２のプロセッサに適用するバス・プロトコ
ルにしたがって情報を伝達するデータ処理バスに接続す
るオートマトンに関するものであり、該オートマトンは
第１プロセツサから信号を受取り、これらの信号を考慮
して、第１プロセツサが実行している命令が一つの読取
りサイクルを備えた読取り一修正−書込み形式の不可分
命令であるか否かを確認し、実行している前記命令が一
つの読取りサイクルを備えた読取り一修正−書込み形式
の不可分命令である場合に少くとも一つの確認信号を発
生する検出手段と、前記確認信号と前記命令を実行して
いるプロセッサが発した制御信号とを受取り、前記バス
上に、前記確認信号を受取ると、前記バスのプロトコル
に適合するフォーマットで前記命令を伝えるシミュレー
ション手段と、を備えている。
好ましい方法では、読取り一修正−書込み形式の不可分
命令を実行中に、第１プロセツサが確認信号を伝える場
合に、本発明によるオートマトンの検出手段は少なくと
も前記確認信号と読取り一書込み信号とを前記第１プロ
セツサから受取る。
好ましい実施例によれば、本発明によるオートマトンの
検出手段は、少くとも二つの連続する読取り信号を有す
る読取り一修正−書込み形式の不可分命令を検出すると
、第１プロセツサの「バス・エラー」線に信号を伝える
。
好ましい方法では、本発明によるオートマトンのシミュ
レーション手段は少くとも、検出手段から伝えられた確
認信号と、読取り一書込み信号と、第１プロセツサが供
給するデータ・パルス信号とを受取り、少くとも一つの
シミュレートしたアドレス・パルス信号と、シミュレー
トした読取り一書込み信号と、シミュレートしたパルス
信号とを供給するが、前記シミュレートした信号はバス
・プロトコルと適合している。
有利にも、本発明によるオートマトンのシミュレーショ
ン手段は入力で受取った信号に遅れを与−える少くとも
一つの遅れ手段を備えている。
実創 本発明は、第１のプロセッサを、該プロセッサがＢＭＷ
命令を有し、少くとも第１のプロセッサが確認信号を伝
える出力を有しており、この信号は前記第１のプロセッ
サがこのようなＲＭＷ命令を実行するとき確認されるよ
うになっている場合に、第２のプロセッサに対応するバ
ス・プロトコルにしたがって情報を伝えるデータ処理バ
スと接続するオートマトンに関するものであることを指
摘する。前記出力は、前記出力に発せられた信号が、特
にインテルのプロセッサの場合に、しばしば１０ツク］
と呼ばれる場合に、モトローラ６８０２０プロセツサに
割当てられたＲＭＣである。
これらの特性を備えた既知のプロセッサの中で、特にイ
ンテル８０１８６．８０２８Ｂ　、および８０３８６プ
ロセツサ、ナショナル・セミコンダクタ１６０３２．３
２０３２　、および３２３３２プロセツサ、およびモト
ローラ６８０００　、６８０１０　、および６８０２０
プロセツサを参照する。
たとえば、今は、第１のプロセッサが３２ビツトのモト
ローラ６８０２０プロセツサであり、バスは第２の１６
ビツトのモトローラ６８０００または６８０１０プロセ
ツサのバス・プロトコルをサポートする場合に、本発明
によるオートマトンの実施例について説明することにす
る。
この説明では、プロセッサか発生しあるいは受取る信号
はモトローラから＋ｉｆ記プロセッサに関して発行しだ
文書にしたがって名付けられている。
読者は必要な場合これら文ａを参照するのがよい。
第１図は本発明によるオートマトンを組込んだ複数プロ
セッサ機の構造を図式に示したものである。
この機械は第１のプロセッサ２、第２のプロセッサ４、
および第２のプロセッサ４にしたがうバス・プロトコル
により情報を伝達するバスを備えている。
この機械はまた、たとえばメモリ８および入出力インタ
ーフェース１０のような、プロセッサで制御される一組
の手段を備えており、これによりプロセッサをプリンタ
１２、表示装置１４、または他の端末に接続することが
できる。第２のプロセッサ４、メモリ８、および入出力
インターフェース１０は直接バス６に接続される。
本発明はプロセッサ２および４が少くともＲＩＩＩＷ命
令に関して不適合である場合に関するものである。この
場合には、本発明により、オートマトンＩ６を少くとも
プロセッサ２の成る出力とバス６との間に設置する。こ
のオートマトンの機能はバス６のプロトコルと適合しな
いＲＭＩｆ命令を認識することである。
例として選んだこの場合には、第２のプロセッサ４は６
８０００型であるが、一つのＲＩＩＩＷ命令しか有して
おらず、「試験およびセット」用のＴＡＳと言われる。
第２図は前記命令の性能を表わすタイミング図な示す。
この命令は５クロツク・サイクルあるいは５クロツク周
期Ｃにで行われる読取りサイクルと、４クロツク周期あ
るいは４クロツク・サイクルで行われる書込みサイクル
とから構成されている。これら二つのサイクルは同じメ
モリ・アドレスに加えられる。この命令はアドレス・パ
ルスＡＳが命令時間を通じて読取りサイクルの終りと書
込みサイクルの始めとの間で無効にならずに能動のまま
になっているという点に特徴がある。書込みまたは読取
り中のメモリへのアクセス・モードは信号Ｒ／Ｗの論理
状態によって示される。
今度は第２のプロセッサ、選択した例では６８０２０プ
ロセツサの一組の命令の一部を形成するＲＭＷ命令を考
える。このような命令が三つ存在し、ＴＡＳ。
ＣＡＳ　、および（：ＡＳ　２と名付けられている。プ
ロセッサ６８０２０のＴＡＳ命令はプロセッサ６８００
０のＴＡＳ命令の機能と全く同じ機能を備えている。更
に、両方の場合とも、前記命令は一つの読取りサイクル
と、これに続く一つの書込みサイクルとを備えており、
前記動作は同じメモリ・アドレスに加えられる。信号Ａ
ｓは二つのサイクルの間では働かなくなることを指摘し
ておく。
ＣＡＳ命令はＴＡＳ命令とは異なっている。−層詳細に
述べれば、読取りサイクルと書込みサイクルとは異なる
アドレスと関係づけることができるという点についてで
ある。これら読取りおよび書込みサイクルは３２ビツト
・ワードと関係づけられている。したがって、読取りは
アドレスされるメモリが３２ビツト・ワードに組織され
ている場合、単一サイクルで行うことができ、あるいは
アドレス・メモリが１６ビツト・ワードで組立てられて
いれば、連続する２読取りサイクルが必要である。同じ
ことは書込み動作に関しても適用される。
したがって、使用するメモリの関数として、ＣＡＳ命令
は単一読取りサイクルとこれに続く単一書込みサイクル
とで得ることができ、あるいは数読取りサイクルとこれ
に続く数書込みサイクルを必要とする。後者の場合はア
ドレスが、この長さはメモリのワードの長さと同一であ
るが、面記ワードに関してよく整合して−おらず、部分
的に２ワードを包含しているときにも起る。
最後に、命令ＣＡＳ　２は機能的に命令ＣＡＳと同じで
あるが、長さ６４ビツトの二重ワードに関係している。
プロセッサのデータ・バスは３２線しか備えていないか
ら、命令Ｃ八Ｓ　２では、どのメモリを使用しようと、
少くとも２読取りサイクルと、これに続く少くとも２書
込みサイクルとが必要である。
第３図は読取りと書込みとが３２ビツト・ワードのメモ
リで行われる場合の、ＣＡＳ命令のタイミング図を示す
。この場合には、ＣＡＳ命令は単一読取リサイクルとこ
れに続く単一書込みサイクルとを備えている（アドレス
がよく整合している場合）。
プロセッサから供給される信号並が確認されれば実行さ
れている命令はＲＭＷ形式のものであることがわかる。
関係する他の信号の中で、両信号を参照する。これはバ
ス・す、ｒクルのクロツク周期の前半中に確認され、し
たがって動作を連続させるのに使用することができる。
Ｒ／Ｗ信号は、サイクルが読取りサイクルか書込みサイ
クルかを示し、アドレス・パルス信号ＡＳは、アドレス
線ＡＯ〜Ａ３１上のアドレスを確認する。
第２図のＴＡＳ命令と異なり、第３図のタイミング図の
Ｂ信号は読取り動作の終りと書込み動作の始まりとの間
では働かないことを指摘しておく。
６８０２０プロセツサのＣＡＳ命令に対応するタイミン
グ図は実質上第３図のタイミング図と同じである。前者
は読取りアドレスと書込みアドレスとが、ＣＡＳ命令に
対しては必ずしもそうならないが、ＴへＳ命令に対して
は同一であり、ＴＡＳ命令は８ビツト・ワードに適用で
きるが、ＣＡＳ命令は８．１６、または３２ビツトに適
用することができ、その長さは信号ＳＩＺ　ＯおよびＳ
ＩＺ　１で示されるという点で後者と異なっている。
第４図は読取りおよび書込み時にアドレスされるメモリ
が１６ビツト・ワードで組立てられている場合のＣへＳ
命令を表わすタイミング図を示す。この場合、３２ビツ
ト・ワードの読取り動作には連続する２読取りサイクル
が必要であり、これは書込み動作にも適用される。
読取りおよび書込み時にアドレスされるメモリが３２ビ
ツト・ワードで形成されている場合、ＣＡＳ２命令に対
応するタイミング図は実質上第４図のタイミング図と同
じである。唯一の相違は１５木のデータ線ＤＯ〜Ｄ１５
が３２木のデータ線ＤＯ〜Ｄ３１で置き換えられている
ことである。
プロセッサ６８０２０が実行するＲＭＷ命令はしたがっ
て、第３図に示すように、単一読取りサイクルとこれに
続く単一書込みサイクルとから構成されるか、あるいは
第４図に示すように、少くとも２読取りサイクルとこれ
に続く少くとも２書込みサイクルとから構成される。
本発明の目的は、たとえばプロセッサ６８０００のバス
で単一読取りサイクルとこれに続く単一書込みサイクル
とを備えたＲＭＷ命令を正常に実行できるようにするた
め、これら二つの形式の命令を認識し、区別することで
ある。ただし、少くとも連続する２読取りサイクルを有
し、バス・プロトコルと適合しないＲＭＷ命令はバス禁
止信号で禁止されるか、あるいはこの場合前記命令を発
したプロ・　　セッサに伝えられるエラー信号とともに
バスに伝えられる。エラー信号はプロセッサに発せられ
た命令が、成る場合には正常に実行することができると
しても、バス・プロトコルとは適合していないことを警
告する。
第５図はこの目的の達成を可能とするオートマトン１６
の実施例を示す。例示した方法では、オートマトン１６
は６８０２０プロセツサ２と、６８０００プロセツサの
バス・プロトコルにしたがって情報を伝達するバス６と
の間に設置されている。
オートマトン１６は実質的に検出手段１８とシミュレー
ション手段２０とから構成されている。検出手段の機能
はＲＭＷ命令の実行を認識し、可能なＲＭＷ命令の中か
らバス６のバス・プロトコルに適合するものを区別する
ことである。この検出は、この命令かプロセッサの外か
らは見ることができないので、命令を復号することによ
ってしか行うことができない。シミュレーション手段２
０の機能は、ＢＭＷ命令がバス６のプロトコルと適合し
ているとき、検出手段から発せられた制御信号をバスに
適応させることである。
プロセッサ２の入出力は、オートマトン１６の入力に加
えられる一定の出力の他は、バス６に直接接続される。
オートマトン１６の検出手段１８はしたがって少くとも
信号ＲＭＣを受取るが、この信号が働いていることはプ
ロセッサ２が実行している命令がＲ１ｆｌ命令であるこ
とを示している。Ｒ／Ｗ信号は実行中のサイクルが読取
サイクルか書込みサイクルかを示す。ＥＣ５信号は、各
命令サイクルのクロック周期の前半に活動するが、検出
手段を同期させることができる。
プロセッサ６８０２０から発せられた信号をプロセッサ
６８０００のバスに適合させるという例示の場合では、
検出手段１８はまたバスから信号ＤＡＢを受取るが、こ
れはアドレス・パルス信号Ａｓから出るものである。プ
ロセッサ６８０００と６８０２０とのサイクルの差を考
慮に入れるには、遅れ手段２２を用いて信号ｎに比較し
て約５０ｎｓだけ遅らせば求められる。
検出手段１８は次のように動作する。信号ＥＣ５で示さ
れる各要素サイクルについて、検出手段１８は信号ＲＭ
Ｃの状態を確認する。ＲＭＣが要素サイクル中活動して
いれば、検出手段は要素サイクルの直後の信号Ｒ／Ｗの
論理状態を分析する。
信号Ｒ／Ｗが、次のサイクルが読取りサイクルであるこ
とを示せば、検出手段１８は、たとえばバス上の命令を
実行させないようにすることができ、あるいは、プロセ
ッサ２に発した命令が少くとも２読取りサイクルを備え
ていることを知らせるために、ＥＲＲ信号によってプロ
セッサ２からの「バス・エラー」信号を作動させること
ができる。この情報は次命令を選択するのにプロセッサ
が使用することができる。ただし、次サイクルが書込み
サイクルである場合には、検出手段１８はシミュレーシ
ョン手段２０にバス６上の命令の伝達を認める信号Ｆを
伝達し、信号ＥＲＲが無効になる。
シミュレーション手段はまた検出手段１８から送られる
信号Ｒ／Ｗと、プロセッサ２から送られるデータ・パル
ス信号ＤＳとを受取る。これら三つの信号を基として、
シミュレーション手段は、通常バス６から伝達される信
号のフォーマットを考慮して、模擬アドレス・パルス信
号ＡＳ”　、模擬アクセス・モード信号Ｒ／Ｗ’　、お
よび模擬データ・パルス信号０５”を作成する。このよ
うにして、シミュレーション手段２０は読取りおよび書
込みサイクルの制御信号を使用するバスのプロトコルに
適応させる。
第６図は検出手段１８の実施例を図式に示したものであ
る。検出手段１８は３ケのＤ形フリップ・フロップ２４
，２６．２７から成り、そのクロック入力ＧＫで増幅器
２８から送られる連続信号爾を受取る。
検出手段は一群の増幅器およびＮＯＴスイッチを備えて
いる。すなわち信号Ｒ／Ｗを受取る増幅器２９と、直列
接続された２ケのＮＯＴスイッチ３ｏおよび３２、ただ
しスイッチ３０は増幅器２９の信号Ｒ／Ｗ。
を受取り、直列接続された２ケのＮＯＴスイッチ３４お
よび３５、ただしスイッチ３４は信号ＲＭＣを受取り、
信号ＡＳを受取るＮＯＴスイッチ３８と、信号ＤＡＢを
受取るＮＯＴスイッチ４０と、他に信号りを受取る増幅
器４２とである。
最後に、検出手段は一群の論理ゲートを備えている。す
なわち、それぞれＮＯＴスイッチ３４の出力、フリップ
・フロップ２６の反転出力Ｑ、およびフリップ・フロッ
プ２４の反転出力Ｑに接続されている三つの人力を持つ
ＡＮＤゲート４４と、それぞれフリップ・フロップ２４
の非反転出力９、フリップ・フロップ２６の反転出力Ｑ
、ＮＯＴスイッチ３０の出力、およびＮＯＴスイッチ３
４の出力に接続されている四つの人力を持つＡＮＤゲー
ト４６と、 それぞれフリップ・フロップ２４の非反転出力Ｑおよび
フリップ・フロップ２６の反転出力Ｑに接続されている
二つの入力を持つＡＮＤゲート４８と、それぞれフリッ
プ・フロップ２６の非反転出力ＱおよびＮＯＴスイッチ
３４の出力に接続されている二つの入力を持つＡＮＤゲ
ート５０と、 それぞれＮＯＴスイッチ３６，３８．４０の出力に接続
されている三つの人力を持つＡＮＤゲート５２と、それ
ぞれフリップ・フロップ２４の非反転出力Ｑおよびフリ
ップ・フロップ２６の反転出力Ｑに接続　４されている
二つの入力を持つＡＮＤゲート５４と、それぞれフリッ
プ・フロップ２４の非反転出力Ｑ、ＮＯＴスイッチ３０
の出力、およびＮＯＴスイッチ３８の出力に接続されて
いる三つの人力を持つＡＮＤゲート５６と、 それぞれフリップ・フロップ２６の非反転出力Ｑ、およ
びＮＯＴスイッチ３４，３８．４０の出力に接続されて
いる四つの人力を持つＡＮＤゲート５８と。
その入力がＡＮＤゲート４４．４６の出力に、その出力
がフリップ・フロップ２４のデータ人力りに接続されて
いるＯＲゲート６０と、 その人力がＡＮＤゲート４８．５０の出力に、その出力
がフリップ・フロップ２６のデータ人力りに接続されて
いるＯＲゲート６２と、 その人力かＡＮＤゲート５２，５４，５６．５８の出力
に接続されており、その出力が信号Ｆを供給するＮＯＲ
ゲート６４と、 それぞれフリップ・フロップ２４の非反転出力Ｑ、増幅
器２９の出力、およびＮＯＴスイッチ３４の出力に接続
されている三つの入力を持つＡＮＤゲート６６と、 その人力がフリップ・フロップ２７の非反転出力Ｑおよ
び増幅器４２の出力に接続されており、信号ＥＲＲを供
給するＮＡＮＤゲート６８と、である。
第６図の検出手段の別々の要素は下記の論理方程式を与
えるよ、うに接続されている。
−Ａ−（ＲＭＣ＊百＊Ｘ）÷（Ａ＊Ｒ／Ｗ＊ＲＭｃ　＊
百）−Ｂ＝　（Ａ＊Ｂ）＋　（Ｂ＊ＲＭに　）−Ｆ＝（
並＊ＡＳ＊ＤＡＢ　）　＋　（Ａ　＊百）＋（Ａ　　＊
　　Ｒ／Ｗ　＊ＡＳ）　　＋　　（ＲＭＣ＊　　Ｂ　　
＊　ＤＡロ　＊ＡＳ）−Ｃ＝Ａ＊Ｒ／Ｗ＊ＲＭＣ −ＥＲＲ＝Ｃ＊　Ｄ ここで信号Ａ、Ｂ、およびＣはそわぞれフリップ・フロ
ップ２４，２６．および２７の非反転出力Ｑから供給さ
れる信号であり、＋は論理和演算ＯＲを示し、＊は論理
積演算ＡＮＤを示す。
信号りは信号Ｅｌ（Ｒの源である信号Ｃを確認するため
ユーザに与えられる随意の信号である。ユーザが信号Ｅ
ＲＲを使用しなければ、信号りを絶えず高レベルにして
おくことにより信号Ｅｌ（Ｒを無効にすることができる
。信号ＥＲＲが無効になる可能性を除くには、単に信号
りの線を除去し、ＮＡＮＤゲート６８を信号Ｃを受取る
ＮＯＴスイッチで置き換えればよい。
第７図はプロセッサ６８０２０をプロセッサ６８０００
のバスに適応させる場合のシミュレーション手段１８の
実施例を示す。
このシミュレーション手段は検出手段から送られる信号
ＦおよびＲ／Ｗと、プロセッサから送られる信号ＤＳと
を受取る。この手段は模擬アドレス・パルス信号ＡＳ”
　、模擬読取り一書込み信号Ｒ／Ｗ″、および模擬デー
タ・パルス信号ｎ１を発生する。
記述した例の場合には、シミュレーション手段は単に、
バス・プロトコルの特性を考慮して、Ｒ％ｉ４Ｗ命令の
場合信号Ｒ／Ｗ”の印加とデータ・パルスＤＳ”との間
に必要な最低３５ナノ秒の遅れを信号Ｏ５に加える遅れ
手段７４だけから構成されている。
本発明によるオートマトンは検出手段とシミュレーショ
ン手段とから成る。これら手段のそれぞれの実施例につ
いては第６図および第７図を参照して説明した。このオ
ートマトンは特にＰＡＬ式（登録商標）の回路のような
特性付与ずみセルを備えた回路から製作することができ
る。
第８図のタイミング図は、単一読取りサイクルに続いて
単一書込みサイクルが来るＲＭＷ命令を実行する場合の
、本発明のオートマトンが受取ったあるいは発生した信
号の論理状態を示している。
このタイミング図とプロセッサ６８０００のＴＡＳ命令
を記した第２図のタイミング図とを比較することにより
、本発明のオートマトンがプロセッサ６８０００のバス
に適合する信号を発生することがわかる。特に、第８図
のタイミング図の信号いる。
同じ方法で、第９図のタイミング図は連続する数読取り
サイクルを有するＲＭＷ命令を実行するときに本発明の
オートマトンが受取ったあるいは発生した信号の論理状
態を示している。
このように、信号ＡＳ”は、第３図のタイミング図の信
号ＡＳとは異なり、連続する２サイクル中に有効のまま
になっていない。第９図のタイミング図に対応する命令
はしたがってバス・プロトコルと適合していない。検出
手段が発生した信号■の状態はプロセッサに命令が少な
くとも２読取りサイクルから構成されていることを警告
することができる。
【図面の簡単な説明】
第１図は二つの異なるプロセッサと第１のプロセッサと
第２のプロセッサのバスとを適合させるための本発明に
よるオートマトンとを備えた複数プロセッサ機の構造を
示す。 第２図はモトローラ６８０００および６８０１０プロセ
ツサのＴＡＳ命令のタイミング図を示す。 第３図は読取りおよび書込みの信号が３２ビツトのデー
タ・ワードに組織されているメモリに加えられる場合の
モトローラ６８０２０プロセツサのＣＡＳ命令のタイミ
ング図を示しており、モトローラ６８０２０プロセツサ
のＴＡＳ命令のタイミング図は実質上同一である。 第４図は読取りおよび書込みのサイクルが１６ビツトの
データ・ワードに組織されているメモリに加えられる場
合のモトローラ６８０２０プロセツサのＣへＳ命令のタ
イミング図を示す。 第５図は本発明によるオートマトンの一実施例の図を示
す。 第６図は本発明のオートマトンの検出手段の一実施例を
示す。 第７図は本発明によるオートマトンのシミュレーション
手段の一実施例を示す。 第８図はＴＡＳ命令の場合の、第６図および第７図の検
出手段およびシミュレーション手段により受取られ発生
される信号の状態のタイミング図を示す。 第９図はＣＡＳ命令の場合の、第６図および第７図の検
出手段およびシミュレーション手段により受取られ発生
される信号の状態のタイミング図を示す。

Claims (5)

    【特許請求の範囲】
  1. （１）第１のプロセッサに、各々が少くとも１読取りサ
    イクルとこれに続く少くとも１書込みサイクルとを有す
    る読取り−修正−書込み形式の一群の不可分命令を組込
    んだ一組の命令が与えられ、第２のプロセッサに読取り
    −修正−書込み形式の少くとも一つの不可分命令を有す
    る一組の命令が与えられ、前記不可分命令は多くとも第
    １のプロセッサのものであり、且つ単一読取りサイクル
    とこれに続く単一書込みサイクルのみを備えているもの
    である場合に、第１のプロセッサを第２のプロセッサに
    適用されるバス・プロトコルにしたがって情報を伝達す
    るデータ処理バスに接続するオートマトンにおいて、該
    オートマトンは信号を第１のプロセッサから受取り、こ
    れらの信号を考慮して、第１のプロセッサが実行してい
    る命令が単一読取りサイクルを備えた読取り−修正−書
    込み形式の不可分命令であるか否かを確認するとともに
    、前記実行中の命令が単一読取りサイクルを有する読取
    り−修正−書込み形式の不可分命令である場合に少くと
    も一つの確認信号を発生する検出手段と、前記確認信号
    と前記命令を実行するプロセッサが発した制御信号とを
    受取り、前記バス上に、前記確認信号を受取ると、前記
    信号を前記バスのプロトコルに適合するフォーマットで
    伝えるシミュレーション手段とを備えて成ることを特徴
    とするオートマトン。
  2. （２）読取り−修正−書込み形式の不可分命令を実行中
    に確認信号を発生する第１のプロセッサの場合に、検出
    手段は少くとも前記確認信号と読取り−書込み信号とを
    第１のプロセッサから受取ることを特徴とする特許請求
    の範囲第１項に記載のオートマトン。
  3. （３）検出手段は、少くとも連続する２読取りサイクル
    を有する読取り−修正−書込み形式の不可分命令を検出
    すると、第１のプロセッサの「バス・エラー」線に信号
    を供給することを特徴とする特許請求の範囲第１項また
    は第２項のいずれかに記載のオートマトン。
  4. （４）シミュレーション手段は、少くとも検出手段から
    送られた確認信号と、第１のプロセッサから送られた読
    取り−書込み信号およびデータ・パルス信号を受取ると
    ともに、いずれもバス・プロトコルに適合している、少
    くとも一つの模擬アドレス・パルス信号、模擬読取り−
    書込み信号、および模擬データ・パルス信号を発生する
    ことを特徴とする特許請求の範囲第１項から第３項まで
    のいずれかに記載のオートマトン。
  5. （５）シミュレーション手段は入力で受取った信号に遅
    れを与える少くとも一つの遅れ手段を備えていることを
    特徴とする特許請求の範囲第４項に記載のオートマトン
    。
JP25643987A 1986-10-14 1987-10-13 プロセッサを他のプロセッサのバスに適合させるオートマトン Pending JPS63109565A (ja)

Applications Claiming Priority (2)

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FR8614245A FR2605120B1 (fr) 1986-10-14 1986-10-14 Automate pour rendre compatible un processeur avec un bus d'un autre processeur
FR8614245 1986-10-14

Publications (1)

Publication Number Publication Date
JPS63109565A true JPS63109565A (ja) 1988-05-14

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ID=9339819

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JP25643987A Pending JPS63109565A (ja) 1986-10-14 1987-10-13 プロセッサを他のプロセッサのバスに適合させるオートマトン

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EP (1) EP0264325B1 (ja)
JP (1) JPS63109565A (ja)
DE (1) DE3775693D1 (ja)
FR (1) FR2605120B1 (ja)

Cited By (1)

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EP0713325A1 (en) 1994-11-16 1996-05-22 Mita Industrial Co., Ltd. Dotted image area detecting apparatus and dotted image area detecting method

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EP0713325A1 (en) 1994-11-16 1996-05-22 Mita Industrial Co., Ltd. Dotted image area detecting apparatus and dotted image area detecting method

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DE3775693D1 (de) 1992-02-13
FR2605120B1 (fr) 1988-12-02
FR2605120A1 (fr) 1988-04-15
EP0264325B1 (fr) 1992-01-02
EP0264325A1 (fr) 1988-04-20

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