JPH04372038A - コンピュータシステム - Google Patents
コンピュータシステムInfo
- Publication number
- JPH04372038A JPH04372038A JP17610691A JP17610691A JPH04372038A JP H04372038 A JPH04372038 A JP H04372038A JP 17610691 A JP17610691 A JP 17610691A JP 17610691 A JP17610691 A JP 17610691A JP H04372038 A JPH04372038 A JP H04372038A
- Authority
- JP
- Japan
- Prior art keywords
- peripheral function
- bus
- signal line
- bit
- control register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 64
- 238000010586 diagram Methods 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は中央演算処理装置及び周
辺機能部がそれぞれ周辺機能制御レジスタに対してビッ
トセット操作を行なうコンピュータシステムに関するも
のである。
辺機能部がそれぞれ周辺機能制御レジスタに対してビッ
トセット操作を行なうコンピュータシステムに関するも
のである。
【０００２】
【従来の技術】図４は従来技術におけるコンピュータシ
ステムに関しての中央演算処理装置（以下、ＣＰＵとい
う）と、周辺機能制御レジスタと、周辺機能部との構成
を示したブロック図である。図において、１はＣＰＵで
、これはビットセット，リセット操作命令などの命令の
実行や演算などを行なうもので、リード信号線２、バス
３、ライト信号線４により周辺機能制御レジスタ５に接
続されている。例えば、周辺機能制御レジスタ５はビッ
ト０〜ビット７の８ビットのレジスタで構成されており
、タイマー，Ａ／Ｄ変換器，ＵＡＲＴ等の周辺機能部７
の状態を記憶するもので、ビットセット信号線６により
周辺機能部７に接続されている。
ステムに関しての中央演算処理装置（以下、ＣＰＵとい
う）と、周辺機能制御レジスタと、周辺機能部との構成
を示したブロック図である。図において、１はＣＰＵで
、これはビットセット，リセット操作命令などの命令の
実行や演算などを行なうもので、リード信号線２、バス
３、ライト信号線４により周辺機能制御レジスタ５に接
続されている。例えば、周辺機能制御レジスタ５はビッ
ト０〜ビット７の８ビットのレジスタで構成されており
、タイマー，Ａ／Ｄ変換器，ＵＡＲＴ等の周辺機能部７
の状態を記憶するもので、ビットセット信号線６により
周辺機能部７に接続されている。
【０００３】次に、従来技術の動作について説明する。
ＣＰＵ１が周辺機能制御レジスタ５に対してビットセッ
ト操作命令を行なうと、ｒｅａｄ−ｍｏｄｉｆｙ−ｗｒ
ｉｔｅと呼ばれる不可分バス操作を実行する。図５にビ
ットセット操作命令により周辺機能制御レジスタ５のビ
ット２をセットする場合の例を示す。第１のステップと
してＣＰＵ１はリード信号線２により周辺機能制御レジ
スタ５にリード信号を出力し、バス３により周辺機能制
御レジスタ５のレジスタ値をＣＰＵ１の内部に取り込む
。第２のステップとしてＣＰＵ１は内部に取り込んだレ
ジスタ値とマスクデータ“０００００１００”とのＯＲ
処理を行なう。この処理でビット２に“１”がセットさ
れる。第３のステップとしてＣＰＵ１はライト信号線４
により周辺機能制御レジスタ５にライト信号を出力し、
処理結果をバス３により周辺機能制御レジスタ５に書き
込むという動作を行なう。 周辺機能部７は上記のＣＰＵ１のビットセット操作命令
による周辺機能制御レジスタ５への書き込みとは無関係
に、周辺機能部７自身の動作により周辺機能部制御レジ
スタ５の特定ビットに対して、ビットセット信号線６に
より０から１へのビット操作を行なうことができる。つ
まり、上記周辺機能部７より割込みがかかると、周辺機
能制御レジスタ５の特定のビットがセットされる。
ト操作命令を行なうと、ｒｅａｄ−ｍｏｄｉｆｙ−ｗｒ
ｉｔｅと呼ばれる不可分バス操作を実行する。図５にビ
ットセット操作命令により周辺機能制御レジスタ５のビ
ット２をセットする場合の例を示す。第１のステップと
してＣＰＵ１はリード信号線２により周辺機能制御レジ
スタ５にリード信号を出力し、バス３により周辺機能制
御レジスタ５のレジスタ値をＣＰＵ１の内部に取り込む
。第２のステップとしてＣＰＵ１は内部に取り込んだレ
ジスタ値とマスクデータ“０００００１００”とのＯＲ
処理を行なう。この処理でビット２に“１”がセットさ
れる。第３のステップとしてＣＰＵ１はライト信号線４
により周辺機能制御レジスタ５にライト信号を出力し、
処理結果をバス３により周辺機能制御レジスタ５に書き
込むという動作を行なう。 周辺機能部７は上記のＣＰＵ１のビットセット操作命令
による周辺機能制御レジスタ５への書き込みとは無関係
に、周辺機能部７自身の動作により周辺機能部制御レジ
スタ５の特定ビットに対して、ビットセット信号線６に
より０から１へのビット操作を行なうことができる。つ
まり、上記周辺機能部７より割込みがかかると、周辺機
能制御レジスタ５の特定のビットがセットされる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
コンピュータシステムにおいては、図６に示すように、
ＣＰＵ１がビットセット操作命令により周辺機能制御レ
ジスタ５の特定ビット（図６ではビット２）に対して、
ビット操作を行なっている最中、すなわち不可分バス操
作中に、周辺機能部７からの割込み動作により上記の特
定ビット以外のビット（図６ではビット１）が“０”か
ら“１”に変化しても、図６に示すように第３ステップ
のＣＰＵ１のライト操作によりビット１は旧データに書
き戻されてしまうという問題が生じる。
コンピュータシステムにおいては、図６に示すように、
ＣＰＵ１がビットセット操作命令により周辺機能制御レ
ジスタ５の特定ビット（図６ではビット２）に対して、
ビット操作を行なっている最中、すなわち不可分バス操
作中に、周辺機能部７からの割込み動作により上記の特
定ビット以外のビット（図６ではビット１）が“０”か
ら“１”に変化しても、図６に示すように第３ステップ
のＣＰＵ１のライト操作によりビット１は旧データに書
き戻されてしまうという問題が生じる。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、周辺機能部が周辺機能制御レジ
スタに対して書換えを行なったビット内容をＣＰＵのラ
イト操作により書き戻されることがないようにして、必
要なステータス情報を残せるようにすることを目的とす
る。
ためになされたもので、周辺機能部が周辺機能制御レジ
スタに対して書換えを行なったビット内容をＣＰＵのラ
イト操作により書き戻されることがないようにして、必
要なステータス情報を残せるようにすることを目的とす
る。
【０００６】
【課題を解決するための手段】この発明に係わるコンピ
ュータシステムは、中央演算処理装置と周辺機能制御レ
ジスタを接続するバス及び周辺機能部と周辺機能制御レ
ジスタを接続するビットセット信号線に、切換え手段（
トランジスタ９ｂ，９ｄ）を介して接続される中央演算
処理装置（ＣＰＵ１）からの不可分バス操作通知信号線
を設け、この不可分バス操作通知信号線を介して中央演
算処理装置が不可分バス操作を実行中であるか否かを知
らせる不可分バス操作通知信号を上記切換え手段に出力
して、上記バス及びビットセット信号線のどちらかを有
効とするようにしたものである。
ュータシステムは、中央演算処理装置と周辺機能制御レ
ジスタを接続するバス及び周辺機能部と周辺機能制御レ
ジスタを接続するビットセット信号線に、切換え手段（
トランジスタ９ｂ，９ｄ）を介して接続される中央演算
処理装置（ＣＰＵ１）からの不可分バス操作通知信号線
を設け、この不可分バス操作通知信号線を介して中央演
算処理装置が不可分バス操作を実行中であるか否かを知
らせる不可分バス操作通知信号を上記切換え手段に出力
して、上記バス及びビットセット信号線のどちらかを有
効とするようにしたものである。
【０００７】
【作用】不可分バス操作通知信号を切換え手段に送るこ
とで、中央演算処理装置の不可分バス操作と周辺機能制
御レジスタのビットセット操作とが同時に行なわれるこ
とがなくなる。
とで、中央演算処理装置の不可分バス操作と周辺機能制
御レジスタのビットセット操作とが同時に行なわれるこ
とがなくなる。
【０００８】
【実施例】図１に本発明におけるコンピュータシステム
の中央演算処理装置としてのＣＰＵと周辺機能制御レジ
スタと周辺機能部との関係を示す。構成は、ＣＰＵ１と
周辺機能部７と周辺機能制御レジスタ５の間にＣＰＵ１
が不可分バス操作を実行中か否かを知らせる不可分バス
操作通知信号を出力する不可分バス操作通知信号線８を
設けたものである。
の中央演算処理装置としてのＣＰＵと周辺機能制御レジ
スタと周辺機能部との関係を示す。構成は、ＣＰＵ１と
周辺機能部７と周辺機能制御レジスタ５の間にＣＰＵ１
が不可分バス操作を実行中か否かを知らせる不可分バス
操作通知信号を出力する不可分バス操作通知信号線８を
設けたものである。
【０００９】上記構成を図２に基づきさらに詳述する。
尚、ここでは周辺機能制御レジスタ５の１ビット分の内
部構成を示して説明する。周辺機能制御レジスタ５は、
インバータ５ａ，５ｂで構成されるラッチ回路５Ａから
成るもので、このラッチ回路５Ａの入力側はＮチャネル
トランジスタ９ａ，９ｂを介してバス３に接続され、ま
た、周辺機能部７からのビットセット信号線６がこのラ
ッチ回路５Ａの入力側に接続されている。上記トランジ
スタ９ａのゲートにはライト信号線４が、トランジスタ
９ｂのゲートにはＣＰＵ１からの不可分バス操作通知信
号線８が接続されている。さらに、ラッチ回路５Ａの出
力側はＮチャネルトランジスタ９ｃを介してバス３に接
続され、このトランジスタ９ｃのゲートにリード信号線
２が接続されている。またビットセット信号線６はＰチ
ャネルトランジスタ９ｄを介して周辺機能部７の内部回
路７ａに接続されており、トランジスタ９ｄのゲートに
はＣＰＵ１からの不可分バス操作通知信号線８が接続さ
れている。
部構成を示して説明する。周辺機能制御レジスタ５は、
インバータ５ａ，５ｂで構成されるラッチ回路５Ａから
成るもので、このラッチ回路５Ａの入力側はＮチャネル
トランジスタ９ａ，９ｂを介してバス３に接続され、ま
た、周辺機能部７からのビットセット信号線６がこのラ
ッチ回路５Ａの入力側に接続されている。上記トランジ
スタ９ａのゲートにはライト信号線４が、トランジスタ
９ｂのゲートにはＣＰＵ１からの不可分バス操作通知信
号線８が接続されている。さらに、ラッチ回路５Ａの出
力側はＮチャネルトランジスタ９ｃを介してバス３に接
続され、このトランジスタ９ｃのゲートにリード信号線
２が接続されている。またビットセット信号線６はＰチ
ャネルトランジスタ９ｄを介して周辺機能部７の内部回
路７ａに接続されており、トランジスタ９ｄのゲートに
はＣＰＵ１からの不可分バス操作通知信号線８が接続さ
れている。
【００１０】上記構成による動作を図３のタイミングチ
ャートに基づいて説明する。不可分バス操作通知信号８
ａが送られる（Ｈレベルになる）と周辺機能制御レジス
タ５のトランジスタ９ｂはＯＮとなり、周辺機能部７の
トランジスタ９ｄはＯＦＦとなる。以降、次の不可分バ
ス操作が行なわれる。すなわち、リード信号２ａにより
トランジスタ９ｃがＯＮとなってラッチ回路５Ａの値が
ＣＰＵ１に読込まれる。次にＣＰＵ１内でＯＲ処理（Ｍ
ｏｄｉｆｙ）が行なわれる。そして、ライト信号４ａに
よりトランジスタ９ａがＯＮとなり、ラッチ回路５Ａに
処理結果が書き込まれる。次に不可分バス操作通知信号
８ａがＬレベルになると、トランジスタ９ｂはＯＦＦと
なり、トランジスタ９ｄがＯＮとなる。ここで周辺機能
部７からビットセット信号６ａが出力され（Ｈレベルに
なる）て、周辺機能制御レジスタ５への書き込みが行な
われる。すなわち、ＣＰＵ１の不可分バス操作と周辺機
能部７のビットセット操作が同時に行なわれることがな
い。よって周辺機能部７から周辺機能制御レジスタ５に
書き込みが行なわれている最中はバス３が切離され、Ｃ
ＰＵ１から周辺機能制御レジスタ５に書き込みが行なわ
れないので、周辺機能部７が操作したビット内容がＣＰ
Ｕ１のライト操作により書き戻されることがなくなる。
ャートに基づいて説明する。不可分バス操作通知信号８
ａが送られる（Ｈレベルになる）と周辺機能制御レジス
タ５のトランジスタ９ｂはＯＮとなり、周辺機能部７の
トランジスタ９ｄはＯＦＦとなる。以降、次の不可分バ
ス操作が行なわれる。すなわち、リード信号２ａにより
トランジスタ９ｃがＯＮとなってラッチ回路５Ａの値が
ＣＰＵ１に読込まれる。次にＣＰＵ１内でＯＲ処理（Ｍ
ｏｄｉｆｙ）が行なわれる。そして、ライト信号４ａに
よりトランジスタ９ａがＯＮとなり、ラッチ回路５Ａに
処理結果が書き込まれる。次に不可分バス操作通知信号
８ａがＬレベルになると、トランジスタ９ｂはＯＦＦと
なり、トランジスタ９ｄがＯＮとなる。ここで周辺機能
部７からビットセット信号６ａが出力され（Ｈレベルに
なる）て、周辺機能制御レジスタ５への書き込みが行な
われる。すなわち、ＣＰＵ１の不可分バス操作と周辺機
能部７のビットセット操作が同時に行なわれることがな
い。よって周辺機能部７から周辺機能制御レジスタ５に
書き込みが行なわれている最中はバス３が切離され、Ｃ
ＰＵ１から周辺機能制御レジスタ５に書き込みが行なわ
れないので、周辺機能部７が操作したビット内容がＣＰ
Ｕ１のライト操作により書き戻されることがなくなる。
【００１１】
【発明の効果】以上のように本発明によれば、中央演算
処理装置と周辺機能制御レジスタを接続するバス及びビ
ットセット信号線に、切換え手段を介して接続される中
央演算処理装置からの不可分バス操作通知信号線を設け
、この不可分バス操作通知信号線を介して中央演算処理
装置が不可分バス操作を実行中であるか否かを知らせる
不可分バス操作通知信号を上記切換え手段に出力して、
上記バス及びビットセット信号線のどちらかを有効とす
るようにしたので、ＣＰＵの不可分バス操作と周辺機能
部のビットセット操作とが一緒に行なわれず、周辺機能
部が操作したビット内容がＣＰＵのライト操作により、
書き戻されることがなくなる。よって必要なステータス
情報を残すことができる。
処理装置と周辺機能制御レジスタを接続するバス及びビ
ットセット信号線に、切換え手段を介して接続される中
央演算処理装置からの不可分バス操作通知信号線を設け
、この不可分バス操作通知信号線を介して中央演算処理
装置が不可分バス操作を実行中であるか否かを知らせる
不可分バス操作通知信号を上記切換え手段に出力して、
上記バス及びビットセット信号線のどちらかを有効とす
るようにしたので、ＣＰＵの不可分バス操作と周辺機能
部のビットセット操作とが一緒に行なわれず、周辺機能
部が操作したビット内容がＣＰＵのライト操作により、
書き戻されることがなくなる。よって必要なステータス
情報を残すことができる。
【図１】本発明におけるコンピュータシステムの一実施
例を示すＣＰＵと周辺機能制御レジスタと周辺機能部と
の関係を示したブロック図である。
例を示すＣＰＵと周辺機能制御レジスタと周辺機能部と
の関係を示したブロック図である。
【図２】上記実施例の内部回路構成図である。
【図３】上記実施例のコンピュータシステムのＣＰＵと
周辺機能制御レジスタと周辺機能部のタイミングチャー
トである。
周辺機能制御レジスタと周辺機能部のタイミングチャー
トである。
【図４】従来技術におけるコンピュータシステムのＣＰ
Ｕと周辺機能制御レジスタと周辺機能部との関係を示し
たブロック図である。
Ｕと周辺機能制御レジスタと周辺機能部との関係を示し
たブロック図である。
【図５】従来技術においてＣＰＵのビットセット操作に
よりビット２をセットする場合の例を示した図である。
よりビット２をセットする場合の例を示した図である。
【図６】従来技術においてＣＰＵビットセット操作によ
りビット２をセットしている最中に周辺機能部の動作に
よりビット１をセットする場合の例を示した図である。
りビット２をセットしている最中に周辺機能部の動作に
よりビット１をセットする場合の例を示した図である。
１ ＣＰＵ（中央演算処理装置）
２ リード信号線
３ バス
４ ライト信号線
５ 周辺機能制御レジスタ
６ ビットセット信号線
７ 周辺機能部
８ 不可分バス操作通知信号線
８ａ 不可分バス操作通知信号
Claims (1)
- 【請求項１】 中央演算処理装置と、この中央演算処
理装置の不可分バス操作によりバスを介してビット内容
が書換えられる周辺機能制御レジスタと、ビットセット
操作によりビットセット信号線を介して上記周辺機能制
御レジスタのビット内容を書換えることができる周辺機
能部とから構成されたコンピュータシステムにおいて、
上記バス及びビットセット信号線に、切換え手段を介し
て接続される中央演算処理装置からの不可分バス操作通
知信号線を設け、この不可分バス操作通知信号線を介し
て中央演算処理装置が不可分バス操作を実行中であるか
否かを知らせる不可分バス操作通知信号を上記切換え手
段に出力して、上記バス及びビットセット信号線のどち
らかを有効とするようにしたことを特徴とするコンピュ
ータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17610691A JPH04372038A (ja) | 1991-06-20 | 1991-06-20 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17610691A JPH04372038A (ja) | 1991-06-20 | 1991-06-20 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04372038A true JPH04372038A (ja) | 1992-12-25 |
Family
ID=16007799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17610691A Pending JPH04372038A (ja) | 1991-06-20 | 1991-06-20 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04372038A (ja) |
-
1991
- 1991-06-20 JP JP17610691A patent/JPH04372038A/ja active Pending
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