JPH06230958A

JPH06230958A - プロセッサ

Info

Publication number: JPH06230958A
Application number: JP5034905A
Authority: JP
Inventors: Toshio Doi; 俊雄土居; Naoyoshi Nakano; 直佳中野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-01-29
Filing date: 1993-01-29
Publication date: 1994-08-19

Abstract

(57)【要約】【目的】外部メモリに格納されたビットパターンの解
析及びプロセッサの動作解析を困難にし、システムのベ
ースとなるプロセッサの特定が困難な顧客限定のプロセ
ッサを得ることを目的とする。【構成】信号のビット順を変更するために、接続を選
択するセレクタ８とそのセレクタ信号を発生するＰＲＯ
Ｍ７を内部データバス２ａ，２ｃと命令処理部３との間
に接続することによって、命令のみビット配置の変更ま
たは論理の反転を可能とする。【効果】同じプロセッサを用いたクローンシステムの
開発を防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は外部のメモリ等からプ
ログラムの命令やデータを取込んで処理を行うプロセッ
サに関するものである。

【０００２】

【従来の技術】図７は従来のプロセッサを示す構成図で
あり、図において、１ａ，１ｂは外部から命令やデータ
等の信号を入力すると共に処理した信号を出力する入出
力端子としてのＰＡＤ、２ａ，２ｂはＰＡＤ１ａ，１ｂ
に接続され信号を伝送する内部配線としての内部データ
バス、３は命令を処理する命令処理部、４ａ，４ｂは命
令処理部３への命令の入力端子、５はデータを処理する
と共に処理したデータを出力するデータ処理部、６ａ，
６ｂはデータ処理部５のデータの入出力端子である。

【０００３】なお、ＰＡＤ数や内部データバスの本数は
プロセッサの処理ビット幅に応じた数となるが、ここで
は各々２とした。

【０００４】次に動作について説明する。先ず、外部メ
モリからプログラムの命令を制御信号により読出す。こ
の命令はＰＡＤ１ａ，１ｂから入力され、内部データバ
ス２ａ，２ｂを通じて入力端子４ａ，４ｂから命令処理
部３に入力される。この命令は所定のビットパターンを
有しており、命令処理部３はそのビットパターンに応じ
て命令を解釈し、処理を行う。

【０００５】次に、外部メモリから処理に必要なデータ
を制御信号により読出す。このデータはＰＡＤ１ａ，１
ｂから入力され、内部データバス２ａ，２ｂを通じて入
出力端子６ａ，６ｂからデータ処理部５に入力される。
データ処理部５は入力されたデータに必要な処理を施
す。処理されたデータを入出力端子６ａ，６ｂから出力
され、内部データバス２ａ，２ｂを通じてＰＡＤ１ａ，
１ｂから外部メモリに書込まれる。

【０００６】

【発明が解決しようとする課題】従来のプロセッサは以
上のように構成されているので、汎用のプロセッサを用
いて外部メモリから命令やデータを取込むようにしたシ
ステムの場合、用いられているプロセッサを他人が特定
しようとする場合は、外部メモリに格納されている命令
やデータ等の信号のビットパターンを解析したり、動作
時にＰＡＤ１ａ，１ｂに入出力される信号波形を観測
し、これを解析したり、それらの解析結果と仕様書等を
照合したりすることによって、そのプロセッサを特定す
ることができる。これによって、同じプロセッサを用い
たクローンシステムが他人によって比較的簡単に設計開
発されてしまうという問題点があった。

【０００７】この発明は上記のような問題点を解消する
ためになされたもので、信号のビットパターンや動作時
の信号波形等を解析しても特定することの困難なプロセ
ッサを得ることを目的としている。

【０００８】

【課題を解決するための手段】請求項１の発明に係るプ
ロセッサは、信号のビット順を変更するために内部接続
を選択するセレクタと、その制御信号を発生する制御信
号記憶手段とを備えたものである。

【０００９】請求項２の発明に係るプロセッサは、信号
の論理を反転するか否かを制御する制御信号を発生する
制御信号記憶手段と、その制御信号により信号を反転す
る排他的論理和回路とを備えたものである。

【００１０】請求項３の発明に係るプロセッサは、セレ
クタを内部配線と命令処理部との間に接続したものであ
る。

【００１１】請求項４の発明に係るプロセッサは、排他
的論理和回路を、内部配線と命令処理部との間に接続し
たものである。

【００１２】請求項５の発明に係るプロセッサは、制御
信号記憶手段にプログラムＲＯＭを用いたものである。

【００１３】請求項６の発明に係るプロセッサは、制御
信号記憶手段にＲＯＭを用いたものである。

【００１４】請求項７の発明に係るプロセッサは、プロ
グラムＲＯＭのプログラムのための入力端子を設けたも
のである。

【００１５】

【作用】請求項１の発明におけるプロセッサは、制御信
号によりセレクタが制御され内部配線が変更されること
により、信号の処理が行われる前に信号のビット順が変
更される。

【００１６】請求項２の発明におけるプロセッサは、制
御信号が信号と共に排他的論理和回路に加えられること
により、信号が処理される前に反転される。

【００１７】請求項３の発明におけるプロセッサは、制
御信号によりセレクタが制御され内部配線が変更される
ことにより、命令信号のみが処理が行われる前にビット
順が変更される。

【００１８】請求項４の発明におけるプロセッサは、制
御信号が信号と共に排他的論理和回路に加えられること
により、命令信号のみが処理される前に反転される。

【００１９】請求項５の発明におけるプロセッサは、プ
ログラムＲＯＭを用いたことにより、製造時、製造後に
容易にビット順の変更や論理の反転を行うことができ
る。

【００２０】請求項６の発明におけるプロセッサは、Ｒ
ＯＭを用いたことにより、製造時に容易にビット順の変
更や論理の反転を行うことができる。

【００２１】請求項７の発明におけるプロセッサは、プ
ログラム専用の入力端子を用いて容易にビット順の変更
や論理の反転を行うことができる。

【００２２】

【実施例】

実施例１．以下、請求項１，３の発明の一実施例を図に
ついて説明する。図１においては図７と対応する部分に
は同一符号を付して説明を省略する。図１において、７
はプログラムＲＯＭ（制御信号記憶手段）であり、この
実施例では１ビットの制御信号がセット端子Ｓに加えら
れてこれを記憶するプログラムＲＯＭ（以下、ＰＲＯＭ
と言う）７が用いられている。８は上記制御信号に応じ
て内部配線としての内部データバス（内部配線）２ａ，
２ｂのＰＡＤ（入力端子）４ａ，４ｂに対する接続を切
換えるセレクタである。

【００２３】セレクタ８において、１０はＰＲＯＭ７か
らの制御信号を反転するインバータ、９ａはインバータ
１０の出力と内部データバス２ａからの命令とが加えら
れるアンドゲート、９ｂは上記制御信号と内部データバ
ス２ｂからの命令とが加えられるアンドゲート、１１ａ
はアンドゲート９ａ，９ｂの出力を入力端子４ａに加え
るオアゲート、９ｃはインバータ１０の出力と内部デー
タバス２ａからの命令とが加えられるアンドゲート、９
ｄは上記制御信号と内部データバス２ａからの命令とが
加えられるアンドゲート、１１ｂはアンドゲート９ｃ，
９ｄの出力を入力端子４ｂに加えるオアゲートである。

【００２４】次に動作について説明する。このプロセッ
サの製造直後にはＰＲＯＭ７には０の制御信号がセット
されている。従って、この０の制御信号が加えられるア
ンドゲート９ｂ，９ｄはＯＦＦとなっている。また、０
の制御信号はインバータ１０で反転されて１となるの
で、この１の制御信号が加えられるアンドゲート９ａ，
９ｃはＯＮとなっている。

【００２５】従って、この状態では内部データバス２ａ
と入力端子４ａとが接続されると共に、内部データバス
２ｂと入力端子４ｂとが接続されている。これは図７の
従来例と実質的に同一構成となる。従って、この状態を
長時間続けると、その間にビットパターンや信号波形が
解析されると、このプロセッサが特定される可能性があ
る。

【００２６】次に、ＰＲＯＭ７に１をセットする。この
セットはＰＡＤ１ａから所定の電圧を加えることによ
り、内部データバス２ａ、セット端子Ｓを介して行われ
る。ＰＲＯＭ７に１がセットされると、アンドゲート９
ｂ，９ｄがＯＮ、アンドゲート９ａ，９ｃがＯＦＦとな
る。従って、内部データバス２ａと入力端子４ｂとが接
続され、内部データバス２ｂと入力端子４ａとが接続さ
れる。

【００２７】従って、この状態では命令処理部３が入力
端子４ａ，４ｂから取込む命令のビットパターンは制御
信号が０のときとは違うビットパターンとなる。このた
め制御信号の変更に伴って外部メモリに格納されている
命令のビットパターンも変更する。即ち、制御信号が０
のときに入力端子４ａ，４ｂにそれぞれ与えていた命令
のビットパターンを入れ換えるように変更する。

【００２８】信号のビットパターンや波形等の解析によ
ってプロセッサを特定するまでには試行錯誤等のある程
度の時間を要するので、この時間を考慮して制御信号の
変更を適当な時間間隔で行うことにより、上記のような
解析は困難となる。制御信号の変更は例えばケースの開
閉に伴って行うようにしてもよい。

【００２９】次に、具体的な処理について表１，表２を
用いて説明する。

【００３０】

【表１】

【００３１】

【表２】

【００３２】なお、ここでは命令内容として加算，減
算，乗算，分岐を例として説明する。表１において、従
来のプロセッサでは、加算を「００」、減算を「０
１」、乗算を「１０」、分岐を「１１」と２ビットで表
現し、各ビットをＰＡＤ１ａ，１ｂから入力端子４ａ，
４ｂを介して命令処理部３に入力するものとする。この
発明では、製造直後にはＰＲＯＭ７には０がセットされ
ているので、前述したようにセレクタ８は従来と実質的
に同一構成となるように動作し、命令処理部３は入力さ
れた命令を従来と同一に解釈することになる。

【００３３】次に、ＰＲＯＭ１に１をセットすると、セ
レクタ８はＰＡＤ１ａ，１ｂ、入力端子４ａ，４ｂを切
換えるように動作するので、命令のビットが入れ換わ
る。このため表２に示すように、「１０」が乗算と解釈
され、「０１」が減算と解釈されることになる。従っ
て、従来と同じ解釈をさせるために外部メモリの内容を
変更することになる。なお、データ処理部５では、従来
でもこの発明でも「００」，「０１」，「１０」，「１
１」をそれぞれ「０」，「１」，「２」，「３」と解釈
するので、外部メモリのデータは変更する必要はない。

【００３４】一般にメモリのデータは、ディスプレイ装
置等の他のデバイスに接続される。このため、若しデー
タのビット順を入れ替えたり、ビット反転した場合は、
上記他のデバイスに正しいデータを与える必要があるの
で、この他のデバイスとの接続点で端子を交差させた
り、インバータを挿入したりして正しいビットパターン
に戻す必要がある。このため、その接続点のところのデ
ータと既存の種々のプロセッサの命令表とを対比させな
がら解析を行うことにより、「ビット順が入れ替ってい
る」、「ビットが反転している」ことが容易に解明され
てしまう。

【００３５】これに対して本実施例のように命令のみが
攪乱されている場合は、既存のプロセッサの命令表と一
致しないデータで動作，処理が行われるので、解析は非
常に困難となる。

【００３６】実施例２．図２は請求項２，４の発明の実
施例を示すもので、図１と対応する部分には同一符号が
付されている。図２において、１２はＥＸゲート（排他
的論理和回路）で、ＰＲＯＭ７の出力と内部データバス
２ａの命令とが加えられ、その出力が命令処理部３の入
力端子４ａに加えられている。

【００３７】次に動作について説明する。プロセッサの
製造直後はＰＲＯＭ７に０の制御信号が記憶されてい
る。このためＰＡＤ１ａから０が入力されるとＥＸゲー
ト１２の出力は０となり、ＰＡＤ１ａから１が入力され
るとＥＸゲート１２の出力は１となる。従って、この場
合は、従来と実質的に同一構成となる。

【００３８】次に、ＰＡＤ１ａに所定の電圧を加えてＰ
ＲＯＭ７に１の制御信号をセットする。この場合は、Ｐ
ＡＤ１ａからの入力１，０はＥＸゲート１２で反転され
て命令処理部３に加えられることになる。即ち、命令処
理部３が入力端子４ａから取込む命令の論理が従来と逆
の論理となる。

【００３９】従って、プロセッサを正常に動作させるた
めに、外部メモリの命令を変更する必要がある。また、
データ処理部３は制御信号に拘らず同様に処理するの
で、データを変更する必要はない。

【００４０】実施例３．図３は請求項１，３の発明のプ
ロセッサの他の実施例を示す構成図であり、１，２，７
〜１１ａ，１１ｂは実施例１と同様のものである。ＰＲ
ＯＭ７とセレクタ８はＰＡＤ１ａ，１ｂと内部データバ
ス２ａ，２ｂとの間に接続されている。

【００４１】次に動作について説明する。製造直後はＰ
ＲＯＭ７には０がセットされているため、従来例と同様
の接続となっている。即ち、ＰＲＯＭ７の出力が０であ
るため、アンドゲート９ａとアンドゲート９ｃがＯＮと
なり、ＰＡＤ１ａと内部データバス２ａとが接続され、
ＰＡＤ１ｂと内部データバス２ｂとが接続される。従っ
て、この状態でプロセッサの動作は従来例と実質的に同
じである。

【００４２】ここで必要に応じてＰＲＯＭ７に１をセッ
トすると、従来例と逆の接続となる。即ち、ＰＡＤ１ａ
に所定の電圧を加えることによりＰＲＯＭ７に１をセッ
トする。ＰＲＯＭ７の出力が１となるため、アンドゲー
ト９ｂとアンドゲート９ｄとがＯＮとなり、ＰＡＤ１ａ
と内部データバス２ｂとが接続され、ＰＡＤ１ｂと内部
データバス２ａとが接続される。従って、この状態でプ
ロセッサは外部メモリより読みだされたビット列を従来
例とは違うビット順で取り込む。

【００４３】従って、この状態でのこの発明のプロセッ
サを正常に動作させるためには、命令とデータとを従来
と違うビット順でプロセッサに入力する必要がある。こ
のため、命令とデータとを従来と違うビット順で外部メ
モリに記憶させる。なお、ここでのセレクタ８は２対２
のものに限定されるものではなく、また通常４〜６４程
度であるデータバスの任意のビットや任意の内部配線に
複数のセレクタ８やＰＲＯＭ７の書き込み線を組み合わ
せることが可能である。

【００４４】実施例４．図４は請求項２，４の発明のプ
ロセッサの他の実施例を示す構成図であり、１，２，
７，１２は実施例２と同様のものである。ＰＲＯＭ７と
ＥＸゲート１２はＰＡＤ１と内部データバス２との間に
接続されている。

【００４５】次に動作について説明する。製造直後はＰ
ＲＯＭ７には０がセットされているため、従来例と同様
の論理となっている。即ち、ＰＲＯＭ７の出力が０であ
るため、ＥＸゲート１２の出力は入力１の時１、入力０
の時０となる。従ってこの状態でプロセッサの動作は従
来例と同じである。ここで必要に応じてＰＲＯＭ７に１
をセットすると、従来例と逆の論理となる。即ち、ＰＡ
Ｄ１に所定の電圧を加えることによりＰＲＯＭ７に１を
セットする。ＥＸゲート１２の出力は入力１の時０，入
力０の時１となる。従って、この状態でのこの発明のプ
ロセッサは外部メモリより読みだされたビット列を従来
例とは逆の論理で取り込む。従って、この状態でのこの
発明のプロセッサを正常に動作させるためには、命令と
データとを従来と違う論理でプロセッサに入力する必要
がある。このため、命令とデータとを従来と違う論理で
外部メモリに記憶させる。

【００４６】実施例５．図５は請求項１，６の発明のプ
ロセッサの実施例を示す構成図であり、１〜６，８〜１
１ａ，１１ｂは実施例１と同様のものである。１３は制
御信号記憶手段であり、この実施例では製造時に０また
は１を設定されるＲＯＭ（制御信号記憶手段）１３が用
いられている。

【００４７】次に動作について説明する。製造時にＲＯ
Ｍ１３に０をセットした場合、従来例と同様の接続とな
っている。即ち、ＲＯＭ１３の出力が０であるため、ア
ンドゲート９ａとアンドゲート９ｃとがＯＮとなり、内
部データバス２ａと命令処理部３の入力端子４ａとが接
続され、内部データバス２ｂと命令処理部３の入力端子
４ｂとが接続される。従って、この状態でのこの発明の
プロセッサの動作は従来例と同じである。

【００４８】製造時にＲＯＭ１３に１をセットすると、
従来例と逆の接続となる。即ち、ＲＯＭ１３の出力が１
となるため、アンドゲート９ｂとアンドゲート９ｄとが
ＯＮとなり、内部データバス２ａと命令処理部３の入力
端子４ｂとが接続され、内部データバス２ｂと命令処理
部３の入力端子４ａとが接続される。従って、この状態
でこのプロセッサは、外部メモリより読みだされたビッ
ト列を、命令処理部３が取り込むときは従来例とは違う
ビット順となり、データ処理部５が取り込むときは従来
と同じビット順となる。従って、この状態でのこの発明
のプロセッサを正常に動作させるためには、命令のみ従
来と違うビット順でプロセッサに入力する必要がある。
このため、命令のみ従来と違うビット順で外部メモリに
記憶させる。

【００４９】実施例６．図６は請求項７の発明のプロセ
ッサの実施例を示す構成図であり、１〜１１ａ，１１ｂ
は実施例１と同様のものである。２ｃは内部データバス
２ａ，２ｂとは無関係な内部配線である。１ｃは内部配
線２ｃとＰＲＯＭ７とに接続される。入力端子としての
ＰＡＤである。

【００５０】次に動作について説明する。製造直後はＰ
ＲＯＭ７には０がセットされているため、従来例と同様
の接続となっている。即ち、ＰＲＯＭ７の出力が０であ
るため、アンドゲート９ａとアンドゲート９ｃとがＯＮ
となり、内部データバス２ａと命令処理部３の入力端子
４ａとが接続され、内部データバス２ｂと命令処理部３
の入力端子４ｂとが接続される。従ってこの状態でプロ
セッサの動作は従来例と同じである。

【００５１】ここで必要に応じてＰＲＯＭ７に１をセッ
トすると、従来例と逆の接続となる。即ち、ＰＡＤ１ｃ
に動作電圧より高い書き込み電圧を加えることによりＰ
ＲＯＭ７に１をセットする。ＰＲＯＭ７の出力が１とな
るため、アンドゲート９ｂとアンドゲート９ｄとがＯＮ
となり、内部データバス２ａと命令処理部３の入力端子
４ｂとが接続され、内部データバス２ｂと命令処理部３
の入力端子４ａとが接続される。従って、この状態でプ
ロセッサは、外部メモリより読みだされたビット列を、
命令処理部３が取り込むときは従来例とは違うビット順
となり、データ処理部５が取り込むときは従来と同じビ
ット順となる。従って、この状態でプロセッサを正常に
動作させるためには、命令のみ従来と違うビット順でプ
ロセッサに入力する必要がある。このため、命令のみ従
来と違うビット順で外部メモリに記憶させる。

【００５２】なお各実施例１〜６は通常４〜６４程度で
あるデータバスやその他の内部配線に対して任意に組み
合わせて用いることができる。また、図２，図３，図
４，図６のＰＲＯＭ７に代えてＲＯＭを用いてもよい。

【００５３】

【発明の効果】以上のように、請求項１の発明によれ
ば、信号のビット順を変更するための接続を選択するセ
レクタとその制御信号を発生する制御信号記憶手段とを
設ける構成としたので、任意に内部配線を切換えてビッ
ト順を変更することにより、プロセッサの特定が困難な
プロセッサを得ることが可能となる効果がある。

【００５４】請求項２の発明によれば、信号を反転する
か否かを制御する制御信号記憶手段と、その制御信号に
より信号を反転する排他的論理和回路を設ける構成とし
たので、任意の内部配線の論理を反転することにより、
プロセッサの特定が困難なプロセッサを得ることが可能
となる効果がある。

【００５５】請求項３の発明によれば、セレクタを内部
配線と命令処理部との間に接続するように構成したの
で、命令信号のビット順の変更が可能となり、このため
プロセッサの特定が困難なプロセッサを得ることが可能
となる効果がある。

【００５６】請求項４の発明によれば、排他的論理和回
路を内部配線と命令処理部との間に接続するように構成
したので、命令の論理の反転が可能となり、プロセッサ
の特定が困難なプロセッサを得ることが可能となる効果
がある。

【００５７】請求項５の発明によれば、制御信号記憶手
段をプログラムＲＯＭとしたため、製造時及び製造後に
利用者が入力電圧により自由かつ容易にビット配置の変
更や論理の反転が可能となり、プロセッサの特定が困難
なプロセッサを得ることが可能となる効果がある。

【００５８】請求項６の発明によれば、制御信号記憶手
段をＲＯＭとしたので、製造時にビット配置の変更や論
理の反転が可能となり、プロセッサの特定が困難なプロ
セッサを得ることが可能となる効果がある。

【００５９】請求項７の発明によれば、上記請求項５に
おけるプログラムＲＯＭのプログラムのための入力端子
を設ける構成としたので、入力電圧によってＲＯＭのプ
ログラムが行なわれるため、製造時、製造後に製造者や
利用者が自由かつ容易にビット配置の変更や論理の反転
が可能となり、プロセッサの特定が困難なプロセッサを
得ることが可能となる効果がある。

【図面の簡単な説明】

【図１】請求項１，３の発明の実施例を示す構成図であ
る。

【図２】請求項２，４の発明の実施例を示す構成図であ
る。

【図３】請求項１，３の発明の他の実施例を示す構成図
である。

【図４】請求項２，４の発明の他の実施例を示す構成図
である。

【図５】請求項１，６の発明の実施例を示す構成図であ
る。

【図６】請求項７の発明の実施例を示す構成図である。

【図７】従来のプロセッサを示す構成図である。

【符号の説明】

１ｃＰＡＤ（入力端子）２，２ａ，２ｂ内部データバス（内部配線）３命令処理部５データ処理部７プログラムＲＯＭ（制御信号記憶手段）８セレクタ１２ＥＸゲート（排他的論理和回路）１３ＲＯＭ（制御信号記憶手段）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 // Ｇ０６Ｆ 9/30 ３６０ 9189−5Ｂ

Claims

【特許請求の範囲】

【請求項１】外部からプログラムやデータ等の信号を
読み込んで処理を行うプロセッサにおいて、上記信号の
ビット順を変更するために内部配線の接続を選択するセ
レクタと、上記セレクタを制御する制御信号を発生する
制御信号記憶手段とを備えたプロセッサ。
【請求項２】外部からプログラムやデータ等の信号を
読み込んで処理を行うプロセッサにおいて、上記信号の
論理を反転させるか否かを制御する制御信号を発生する
制御信号記憶手段と、上記信号と上記制御信号とが加え
られる排他的論理和回路とを備えたプロセッサ。
【請求項３】外部からプログラムやデータ等の信号を
読み込んで命令処理部とデータ処理部とにより処理を行
うプロセッサにおいて、内部配線と上記命令処理部との
間に設けられ上記信号のビット順を変更するために上記
内部配線の接続を選択するセレクタと、上記セレクタを
制御する制御信号を発生する制御信号記憶手段とを備え
たプロセッサ。
【請求項４】外部からプログラムやデータ等の信号を
読み込んで命令処理部とデータ処理部とにより処理を行
うプロセッサにおいて、上記信号の論理を反転させるか
否かを制御する制御信号を発生する制御信号記憶手段
と、内部配線と上記命令処理部との間に設けられ上記信
号と上記制御信号とが加えられる排他的論理和回路とを
備えたプロセッサ。
【請求項５】上記制御信号記憶手段としてプログラム
ＲＯＭを用いた請求項１〜４いずれか１項記載のプロセ
ッサ。
【請求項６】上記制御信号記憶手段としてＲＯＭを用
いた請求項１〜４いずれか１項記載のプロセッサ。
【請求項７】上記プログラムＲＯＭにプログラムデー
タを加えるための入力端子を設けた請求項６記載のプロ
セッサ。