JPH1091531A - セキュリティシステム - Google Patents
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- JPH1091531A JPH1091531A JP8247400A JP24740096A JPH1091531A JP H1091531 A JPH1091531 A JP H1091531A JP 8247400 A JP8247400 A JP 8247400A JP 24740096 A JP24740096 A JP 24740096A JP H1091531 A JPH1091531 A JP H1091531A
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Abstract
(57)【要約】
【課題】アドレス値に対応したデータの解読を困難にす
るセキュリティシステムを提供すること。 【解決手段】アドレス信号が入力されると、そのアドレ
ス信号をもとに制御回路６，１１の判断によりコード演
算回路７，１２においてコードが演算され、データバス
信号線に出力される。このコードが同一かどうかはコー
ド認識回路８で識別され、コード認識回路８から出力さ
れる識別信号と制御回路６から出力されるＲＯＭ５のデ
ータを読み出しあるいは書き込み状態に設定する処理命
令信号との論理和がＲＯＭ５のＣＳに入力されＲＯＭ５
の動作を制御する。制御回路６からＲＯＭ５のデータを
読みだしあるいは書き込み不可能状態に設定する処理命
令信号が出力された場合には、ダミーデータ演算回路９
よりダミーデータがデータバス信号線に出力される。ま
た、アドレス信号が出力されてから次のアドレス信号が
出力されるまでの間は、通常アドレス信号が順次出力さ
れるのと同じタイミングでダミーアドレス演算回路１３
よりダミーアドレスが出力される。
るセキュリティシステムを提供すること。 【解決手段】アドレス信号が入力されると、そのアドレ
ス信号をもとに制御回路６，１１の判断によりコード演
算回路７，１２においてコードが演算され、データバス
信号線に出力される。このコードが同一かどうかはコー
ド認識回路８で識別され、コード認識回路８から出力さ
れる識別信号と制御回路６から出力されるＲＯＭ５のデ
ータを読み出しあるいは書き込み状態に設定する処理命
令信号との論理和がＲＯＭ５のＣＳに入力されＲＯＭ５
の動作を制御する。制御回路６からＲＯＭ５のデータを
読みだしあるいは書き込み不可能状態に設定する処理命
令信号が出力された場合には、ダミーデータ演算回路９
よりダミーデータがデータバス信号線に出力される。ま
た、アドレス信号が出力されてから次のアドレス信号が
出力されるまでの間は、通常アドレス信号が順次出力さ
れるのと同じタイミングでダミーアドレス演算回路１３
よりダミーアドレスが出力される。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、セキュリティシス
テムのうち、特に、アドレスにしたがったデータを記憶
装置から読み出しあるいは書き込みする際のセキュリテ
ィシステムに関するものである。
テムのうち、特に、アドレスにしたがったデータを記憶
装置から読み出しあるいは書き込みする際のセキュリテ
ィシステムに関するものである。
【０００２】
【従来の技術】従来、記憶装置と、この記憶装置内のデ
ータを読み書きする演算処理装置、例えばＣＰＵ（Cent
ral Processing Unit ）を含む装置とを有するセキュリ
ティシステムにおいては、記憶装置にコードを入力する
と、記憶装置とＣＰＵを含む装置との間の信号線が導通
状態となり、記憶装置内のデータの読み出し及び書き込
みが可能になる。
ータを読み書きする演算処理装置、例えばＣＰＵ（Cent
ral Processing Unit ）を含む装置とを有するセキュリ
ティシステムにおいては、記憶装置にコードを入力する
と、記憶装置とＣＰＵを含む装置との間の信号線が導通
状態となり、記憶装置内のデータの読み出し及び書き込
みが可能になる。
【０００３】
【発明が解決しようとする課題】従来のセキュリティシ
ステムでは、記憶装置にコードを一度入力すると、記憶
装置とＣＰＵを含む装置との間の信号線が導通状態とな
る。この時、一度導通状態となるとその状態が維持さ
れ、コードを一度解読すれば、何度でも記憶装置内のデ
ータの読み出し及び書き込みを行うことが可能となり、
十分にデータの保護ができないという問題があった。
ステムでは、記憶装置にコードを一度入力すると、記憶
装置とＣＰＵを含む装置との間の信号線が導通状態とな
る。この時、一度導通状態となるとその状態が維持さ
れ、コードを一度解読すれば、何度でも記憶装置内のデ
ータの読み出し及び書き込みを行うことが可能となり、
十分にデータの保護ができないという問題があった。
【０００４】本発明は上記のような事情を考慮し、一つ
のコード入力によって全データの読み出し及び書き込み
が行われるのを防止し、また、コード及びデータが解読
されにくいセキュリティシステムを提供することを目的
としている。
のコード入力によって全データの読み出し及び書き込み
が行われるのを防止し、また、コード及びデータが解読
されにくいセキュリティシステムを提供することを目的
としている。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明のセキュリティシステムは、記憶装置と、この
記憶装置のデータを読み出しあるいは書き込みを行うた
めのアドレス信号を出力するアドレス信号発生手段と、
前記アドレス信号をもとに演算を行い第１のコードを出
力する第１の制御回路と、前記アドレス信号をもとに演
算を行い第２のコードを出力し、且つ前記記憶装置のデ
ータを読み出しあるいは書き込み可能状態、または不可
能状態のいずれかに設定する処理命令信号を出力する第
２の制御回路と、この第１及び第２のコードが同一か否
かを識別する識別信号を前記第２の制御回路へ出力する
コード認識回路と、前記処理命令信号が前記記憶装置の
データを読みだしあるいは書き込み不可能状態に設定し
ているときにダミーデータを出力し、前記ダミーデータ
を読み出しあるいは書き込み可能状態にするダミーデー
タ演算回路とを具備し、前記処理命令信号は、前記識別
信号をもとに形成されていることを特徴とするものであ
る。
に本発明のセキュリティシステムは、記憶装置と、この
記憶装置のデータを読み出しあるいは書き込みを行うた
めのアドレス信号を出力するアドレス信号発生手段と、
前記アドレス信号をもとに演算を行い第１のコードを出
力する第１の制御回路と、前記アドレス信号をもとに演
算を行い第２のコードを出力し、且つ前記記憶装置のデ
ータを読み出しあるいは書き込み可能状態、または不可
能状態のいずれかに設定する処理命令信号を出力する第
２の制御回路と、この第１及び第２のコードが同一か否
かを識別する識別信号を前記第２の制御回路へ出力する
コード認識回路と、前記処理命令信号が前記記憶装置の
データを読みだしあるいは書き込み不可能状態に設定し
ているときにダミーデータを出力し、前記ダミーデータ
を読み出しあるいは書き込み可能状態にするダミーデー
タ演算回路とを具備し、前記処理命令信号は、前記識別
信号をもとに形成されていることを特徴とするものであ
る。
【０００６】また、前記第１の制御回路からの処理命令
信号によりダミーアドレスを演算及び出力するダミーア
ドレス演算回路を具備したことを特徴とするものであ
る。更に、前記ダミーアドレス演算回路は、前記アドレ
ス信号発生手段から次のアドレス信号が出力されるまで
の間、通常アドレス信号が順次出力されるのと同じタイ
ミングで前記ダミーアドレスを出力することが望まし
い。
信号によりダミーアドレスを演算及び出力するダミーア
ドレス演算回路を具備したことを特徴とするものであ
る。更に、前記ダミーアドレス演算回路は、前記アドレ
ス信号発生手段から次のアドレス信号が出力されるまで
の間、通常アドレス信号が順次出力されるのと同じタイ
ミングで前記ダミーアドレスを出力することが望まし
い。
【０００７】また、前記第１の制御回路は、前記第１の
制御回路に等価な制御回路と、前記識別信号と前記記憶
装置のデータを読み出しあるいは書き込み可能状態に設
定する前記処理命令信号との論理和をとり前記記憶装置
の動作制御命令信号を出力する論理回路とからなること
を特徴とするものである。
制御回路に等価な制御回路と、前記識別信号と前記記憶
装置のデータを読み出しあるいは書き込み可能状態に設
定する前記処理命令信号との論理和をとり前記記憶装置
の動作制御命令信号を出力する論理回路とからなること
を特徴とするものである。
【０００８】更に、前記第２の制御回路は、前記アドレ
ス信号発生手段から出力された前記アドレス信号をもと
にコードを演算するか否かを判断することが望ましい。
また、前記記憶装置、前記第２の制御回路、前記コード
認識回路及び前記ダミーデータ演算回路が同一半導体集
積回路中に形成され、前記第１の制御回路及び前記アド
レス信号発生手段が別の半導体集積回路中に形成される
ことが望ましい。更に、前記アドレス信号発生手段は、
ＣＰＵ（Central Processing Unit ）であることが望ま
しい。
ス信号発生手段から出力された前記アドレス信号をもと
にコードを演算するか否かを判断することが望ましい。
また、前記記憶装置、前記第２の制御回路、前記コード
認識回路及び前記ダミーデータ演算回路が同一半導体集
積回路中に形成され、前記第１の制御回路及び前記アド
レス信号発生手段が別の半導体集積回路中に形成される
ことが望ましい。更に、前記アドレス信号発生手段は、
ＣＰＵ（Central Processing Unit ）であることが望ま
しい。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態に係るセキュリティシステムについて説明す
る。図１は、本発明の実施の形態にかかるセキュリティ
システムの構成図、図２は、本発明の実施の形態にかか
るセキュリティシステムの状態遷移図、図３乃至図６
は、本発明の実施の形態にかかるセキュリティシステム
のタイミングチャートである。
施の形態に係るセキュリティシステムについて説明す
る。図１は、本発明の実施の形態にかかるセキュリティ
システムの構成図、図２は、本発明の実施の形態にかか
るセキュリティシステムの状態遷移図、図３乃至図６
は、本発明の実施の形態にかかるセキュリティシステム
のタイミングチャートである。
【００１０】図１に示されているように、第１の装置１
は、読みだし専用記憶装置ＲＯＭ（Read Only Memory）
５と、このＲＯＭ５から出力された信号を制御する制御
回路６と、第２の装置２のＣＰＵ１０から出力されたア
ドレス信号をもとにコードを演算し、出力するコード演
算回路７と、第１の装置１のコード演算回路７から出力
されたコードと第２の装置２のコード演算回路１２から
出力されたコードとを比較するコード認識回路８と、コ
ード認識回路８から出力された識別信号と制御回路６か
ら出力された処理命令信号との論理和をとりＲＯＭ５の
ＣＳ（Chip Select ）へ出力する論理回路１４と、制御
回路６から出力された処理命令信号をもとにダミーデー
タを演算し、出力するダミーデータ演算回路９とから構
成されている。
は、読みだし専用記憶装置ＲＯＭ（Read Only Memory）
５と、このＲＯＭ５から出力された信号を制御する制御
回路６と、第２の装置２のＣＰＵ１０から出力されたア
ドレス信号をもとにコードを演算し、出力するコード演
算回路７と、第１の装置１のコード演算回路７から出力
されたコードと第２の装置２のコード演算回路１２から
出力されたコードとを比較するコード認識回路８と、コ
ード認識回路８から出力された識別信号と制御回路６か
ら出力された処理命令信号との論理和をとりＲＯＭ５の
ＣＳ（Chip Select ）へ出力する論理回路１４と、制御
回路６から出力された処理命令信号をもとにダミーデー
タを演算し、出力するダミーデータ演算回路９とから構
成されている。
【００１１】また、第２の装置２は、ＣＰＵ１０と、こ
のＣＰＵ１０から出力された信号を制御する制御回路１
１と、ＣＰＵ１０から出力されたアドレス信号をもとに
コードを演算し、出力するコード演算回路１２と、ＣＰ
Ｕ１０から出力されたアドレス信号をもとにダミーアド
レスを演算し、出力するダミーアドレス演算回路１３と
から構成されている。
のＣＰＵ１０から出力された信号を制御する制御回路１
１と、ＣＰＵ１０から出力されたアドレス信号をもとに
コードを演算し、出力するコード演算回路１２と、ＣＰ
Ｕ１０から出力されたアドレス信号をもとにダミーアド
レスを演算し、出力するダミーアドレス演算回路１３と
から構成されている。
【００１２】尚、本発明の実施の形態にかかるセキュリ
ティシステムの動作は、第１の装置１及び第２の装置２
の制御回路６，１１のプログラミングによって、次の４
通りに分類することができる。 （１）第２の装置２のＣＰＵ１０が第１装置１のＲＯＭ
５のデータを読み出す際に、コードを使用せず、ダミー
データ及びダミーアドレスが出力されない場合。すなわ
ち、ＣＰＵ１０がＲＯＭ５のデータを読み出す場合と同
様の場合。 （２）第２の装置２のＣＰＵ１０が第１の装置１のＲＯ
Ｍ５のデータを読み出す際に、コードを１つ必要とし、
ダミーデータが出力されない場合。 （３）第２の装置２のＣＰＵ１０が第１の装置１のＲＯ
Ｍ５のデータを読み出す際に、コードを１つ必要とし、
ダミーデータを１つ出力する場合。 （４）第２の装置２のＣＰＵ１０が第１の装置１のＲＯ
Ｍ５のデータを読み出す際に、コードを2 つ必要とし、
ダミーデータが出力されない場合。
ティシステムの動作は、第１の装置１及び第２の装置２
の制御回路６，１１のプログラミングによって、次の４
通りに分類することができる。 （１）第２の装置２のＣＰＵ１０が第１装置１のＲＯＭ
５のデータを読み出す際に、コードを使用せず、ダミー
データ及びダミーアドレスが出力されない場合。すなわ
ち、ＣＰＵ１０がＲＯＭ５のデータを読み出す場合と同
様の場合。 （２）第２の装置２のＣＰＵ１０が第１の装置１のＲＯ
Ｍ５のデータを読み出す際に、コードを１つ必要とし、
ダミーデータが出力されない場合。 （３）第２の装置２のＣＰＵ１０が第１の装置１のＲＯ
Ｍ５のデータを読み出す際に、コードを１つ必要とし、
ダミーデータを１つ出力する場合。 （４）第２の装置２のＣＰＵ１０が第１の装置１のＲＯ
Ｍ５のデータを読み出す際に、コードを2 つ必要とし、
ダミーデータが出力されない場合。
【００１３】以下、この４つの分類にしたがって、本発
明の実施の形態にかかるセキュリティシステムの動作に
ついて説明する。まず、（１）の場合、最初にセキュリ
ティシステムの状態は図２の第１の演算状態２１、すな
わち初期状態にある。まず、ＣＰＵ１０がＲＯＭ５のデ
ータを引き出すためのアドレス信号を出力する。このア
ドレス信号は、第１の装置１のコード演算装置７、制御
回路６、ダミーデータ演算回路９、ＲＯＭ５、第２の装
置２のコード演算回路１２、制御回路１１、ダミーアド
レス演算回路１３へ入力される。次に、第１の装置１の
制御回路６及び第２の装置２の制御回路１１は、入力さ
れたアドレス信号をもとにＣＰＵ１０がＲＯＭ５のデー
タを読み出すことに対してコードを必要としないと判断
し、ＲＯＭ５は入力されたアドレス信号に基づくデータ
を第２の装置２へ出力する。すなわち図２の出力状態２
６へ遷移する。
明の実施の形態にかかるセキュリティシステムの動作に
ついて説明する。まず、（１）の場合、最初にセキュリ
ティシステムの状態は図２の第１の演算状態２１、すな
わち初期状態にある。まず、ＣＰＵ１０がＲＯＭ５のデ
ータを引き出すためのアドレス信号を出力する。このア
ドレス信号は、第１の装置１のコード演算装置７、制御
回路６、ダミーデータ演算回路９、ＲＯＭ５、第２の装
置２のコード演算回路１２、制御回路１１、ダミーアド
レス演算回路１３へ入力される。次に、第１の装置１の
制御回路６及び第２の装置２の制御回路１１は、入力さ
れたアドレス信号をもとにＣＰＵ１０がＲＯＭ５のデー
タを読み出すことに対してコードを必要としないと判断
し、ＲＯＭ５は入力されたアドレス信号に基づくデータ
を第２の装置２へ出力する。すなわち図２の出力状態２
６へ遷移する。
【００１４】（１）の動作のタイミングチャートは、図
３に示されている通りである。すなわち、ＣＰＵ１０か
ら出力されたあるアドレス信号に対応して、ＲＯＭ５か
らデータが出力されており、従来のＣＰＵ１0 がＲＯＭ
5 のデータを読み出す場合と同様である。
３に示されている通りである。すなわち、ＣＰＵ１０か
ら出力されたあるアドレス信号に対応して、ＲＯＭ５か
らデータが出力されており、従来のＣＰＵ１0 がＲＯＭ
5 のデータを読み出す場合と同様である。
【００１５】次に、（２）の場合、最初にセキュリティ
システムの状態は図２の第1 の演算状態２１にある。ま
ず、ＣＰＵ１０がＲＯＭ５のデータを引き出すためのア
ドレス信号を出力する。このアドレス信号は、第１の装
置１のコード演算回路７、制御回路６、ダミーデータ演
算回路９、ＲＯＭ５、第２の装置２のコード演算回路１
２、制御回路１１、ダミーアドレス演算回路１３へ入力
される。次に、第１の装置１の制御回路６及び第２の装
置２の制御回路１１が、入力されたアドレス信号をもと
にＣＰＵ１０がＲＯＭ５のデータを読み出すことに対し
てコードを必要とすると判断する。すなわち、図２の第
２の演算状態２２へ遷移する。
システムの状態は図２の第1 の演算状態２１にある。ま
ず、ＣＰＵ１０がＲＯＭ５のデータを引き出すためのア
ドレス信号を出力する。このアドレス信号は、第１の装
置１のコード演算回路７、制御回路６、ダミーデータ演
算回路９、ＲＯＭ５、第２の装置２のコード演算回路１
２、制御回路１１、ダミーアドレス演算回路１３へ入力
される。次に、第１の装置１の制御回路６及び第２の装
置２の制御回路１１が、入力されたアドレス信号をもと
にＣＰＵ１０がＲＯＭ５のデータを読み出すことに対し
てコードを必要とすると判断する。すなわち、図２の第
２の演算状態２２へ遷移する。
【００１６】その後、第１の装置１の制御回路６は、こ
の第１の装置１のコード演算回路７に対してアドレス信
号をもとにコードａを演算させる。また、第２の装置２
の制御回路１１は、この第２の装置２のコード演算回路
１２に対してアドレス信号をもとにコードｂを演算させ
る。次に、第１の装置１のコード演算回路７は、第１の
装置１のコード認識回路８へコードａを出力し、第２の
装置２のコード演算回路１２は、第１の装置１のコード
認識回路８へデータバス信号線４を用いてコードｂを出
力する。ここで、第１の装置１のコード認識回路８はコ
ードａとコードｂとを比較し、比較した結果である識別
信号を論理回路１４に出力する。両者が異なる場合は初
期状態である第１の演算状態２１へ遷移する。両者が同
一の場合、図２の第３の演算状態２３へ遷移し、第２の
装置２のダミーアドレス演算回路１３は、入力されたア
ドレス信号をもとにダミーアドレスを演算し、アドレス
バス信号線３を用いて第１の装置１へ出力する。第１の
装置１の制御回路６及び第２の装置２の制御回路１１
は、入力されたアドレス信号をもとに、ＣＰＵ１０がＲ
ＯＭ５のデータを読み出すことに対して第１の装置１か
らダミーデータを出力せず、更に異なるコードを演算
し、比較する必要がないと判断し、この処理命令信号を
論理回路１４を経由してＲＯＭ５のＣＳへ出力する。そ
の後、ＲＯＭ５は入力されたアドレス信号に基づくデー
タを第２の装置２へ出力する。すなわち図２の出力状態
２６へ遷移する。
の第１の装置１のコード演算回路７に対してアドレス信
号をもとにコードａを演算させる。また、第２の装置２
の制御回路１１は、この第２の装置２のコード演算回路
１２に対してアドレス信号をもとにコードｂを演算させ
る。次に、第１の装置１のコード演算回路７は、第１の
装置１のコード認識回路８へコードａを出力し、第２の
装置２のコード演算回路１２は、第１の装置１のコード
認識回路８へデータバス信号線４を用いてコードｂを出
力する。ここで、第１の装置１のコード認識回路８はコ
ードａとコードｂとを比較し、比較した結果である識別
信号を論理回路１４に出力する。両者が異なる場合は初
期状態である第１の演算状態２１へ遷移する。両者が同
一の場合、図２の第３の演算状態２３へ遷移し、第２の
装置２のダミーアドレス演算回路１３は、入力されたア
ドレス信号をもとにダミーアドレスを演算し、アドレス
バス信号線３を用いて第１の装置１へ出力する。第１の
装置１の制御回路６及び第２の装置２の制御回路１１
は、入力されたアドレス信号をもとに、ＣＰＵ１０がＲ
ＯＭ５のデータを読み出すことに対して第１の装置１か
らダミーデータを出力せず、更に異なるコードを演算
し、比較する必要がないと判断し、この処理命令信号を
論理回路１４を経由してＲＯＭ５のＣＳへ出力する。そ
の後、ＲＯＭ５は入力されたアドレス信号に基づくデー
タを第２の装置２へ出力する。すなわち図２の出力状態
２６へ遷移する。
【００１７】（２）の動作のタイミングチャートは、図
４に示されている通りである。まず、ＣＰＵ１０からあ
るアドレス信号Ａ１がアドレスバス信号線３に出力され
た後に、データバス信号線４にはコード演算回路１２で
演算されたコードＣ１が出力される。次に、アドレスバ
ス信号線３には、通常第２のアドレス信号が出力される
のと同じタイミングで、ダミーアドレスＤＡ１が出力さ
れる。その後、データバス信号線４に正のデータＤ１が
出力される。従って、コードＣ１及びダミーアドレスＤ
Ａ１を出力させることによって、図４に示されているよ
うに、あるアドレス信号Ａ１が出力されてから正のデー
タＤ１が出力されるまでの時間遅れは、アドレスバス信
号線３及びデータバス信号線４をモニターしても判断し
にくく、第３者からは、通常の動作と変わらないように
見える。
４に示されている通りである。まず、ＣＰＵ１０からあ
るアドレス信号Ａ１がアドレスバス信号線３に出力され
た後に、データバス信号線４にはコード演算回路１２で
演算されたコードＣ１が出力される。次に、アドレスバ
ス信号線３には、通常第２のアドレス信号が出力される
のと同じタイミングで、ダミーアドレスＤＡ１が出力さ
れる。その後、データバス信号線４に正のデータＤ１が
出力される。従って、コードＣ１及びダミーアドレスＤ
Ａ１を出力させることによって、図４に示されているよ
うに、あるアドレス信号Ａ１が出力されてから正のデー
タＤ１が出力されるまでの時間遅れは、アドレスバス信
号線３及びデータバス信号線４をモニターしても判断し
にくく、第３者からは、通常の動作と変わらないように
見える。
【００１８】次に、（３）の場合、最初に、セキュリテ
ィシステムの状態は図２の第１の演算状態２１にある。
まず、ＣＰＵ１０がＲＯＭ５のデータを引き出すための
アドレス信号を出力する。このアドレス信号は、第１の
装置１のコード演算回路７、制御回路６、ダミーデータ
演算回路９、ＲＯＭ５、第２の装置２のコード演算回路
１２、制御回路１１、ダミーアドレス演算回路１３へ入
力される。次に、第１の装置１の制御回路６及び第２の
装置２の制御回路１１が、入力されたアドレス信号をも
とにＣＰＵ１０がＲＯＭ５のデータを読み出すことに対
してコードを必要とすると判断する。すなわち、図２の
第２の演算状態２２へ遷移する。
ィシステムの状態は図２の第１の演算状態２１にある。
まず、ＣＰＵ１０がＲＯＭ５のデータを引き出すための
アドレス信号を出力する。このアドレス信号は、第１の
装置１のコード演算回路７、制御回路６、ダミーデータ
演算回路９、ＲＯＭ５、第２の装置２のコード演算回路
１２、制御回路１１、ダミーアドレス演算回路１３へ入
力される。次に、第１の装置１の制御回路６及び第２の
装置２の制御回路１１が、入力されたアドレス信号をも
とにＣＰＵ１０がＲＯＭ５のデータを読み出すことに対
してコードを必要とすると判断する。すなわち、図２の
第２の演算状態２２へ遷移する。
【００１９】その後、第１の装置１の制御回路６は、こ
の第１の装置１内のコード演算回路７に対してアドレス
信号をもとにコードａを演算させる。また、第２の装置
２の制御回路１１は、第２の装置２内のコード演算回路
１２に対してアドレス信号をもとにコードｂを演算させ
る。次に、第1 の装置１のコード演算回路7 は、第1の
装置１のコード認識回路8 へコードａを出力し、第２の
装置２のコード演算回路１２は、第１の装置１のコード
認識回路８へデータバス信号線４を用いてコードｂを出
力する。ここで、第１の装置１のコード認識回路８はコ
ードａとコードｂとを比較し、比較した結果である識別
信号を論理回路１４に出力する。両者が異なる場合は図
２の初期状態の第１の演算状態２１に遷移する。両者が
同一の場合、図２の第３の演算状態２３へ遷移し、第２
の装置２のダミーアドレス演算回路１３は、入力された
アドレス信号をもとにダミーアドレスを演算し、アドレ
スバス信号線３を用いて第１の装置１へ出力する。ここ
で、図２の第４の演算状態２４へ遷移する。
の第１の装置１内のコード演算回路７に対してアドレス
信号をもとにコードａを演算させる。また、第２の装置
２の制御回路１１は、第２の装置２内のコード演算回路
１２に対してアドレス信号をもとにコードｂを演算させ
る。次に、第1 の装置１のコード演算回路7 は、第1の
装置１のコード認識回路8 へコードａを出力し、第２の
装置２のコード演算回路１２は、第１の装置１のコード
認識回路８へデータバス信号線４を用いてコードｂを出
力する。ここで、第１の装置１のコード認識回路８はコ
ードａとコードｂとを比較し、比較した結果である識別
信号を論理回路１４に出力する。両者が異なる場合は図
２の初期状態の第１の演算状態２１に遷移する。両者が
同一の場合、図２の第３の演算状態２３へ遷移し、第２
の装置２のダミーアドレス演算回路１３は、入力された
アドレス信号をもとにダミーアドレスを演算し、アドレ
スバス信号線３を用いて第１の装置１へ出力する。ここ
で、図２の第４の演算状態２４へ遷移する。
【００２０】次に、第１の装置１の制御回路６及び第２
の装置２の制御回路１１が、入力されたアドレス信号を
もとに、ＣＰＵ１０がＲＯＭ５のデータを読み出すこと
に対して第１の装置１からダミーデータを１つ出力する
必要があり、また、更なるコードを演算し比較する必要
はないと判断し、この処理命令信号を論理回路１４へ出
力する。次に、第１の装置１のダミーデータ演算回路９
に対して、入力されたアドレス値をもとにダミーデータ
を演算させ、データバス信号線４を用いて第２の装置２
へ出力させる。次に、第２の装置２のダミーアドレス演
算回路１３は、入力されたアドレス信号をもとに第２の
ダミーアドレスを演算し、アドレスバス信号線３を用い
て第１の装置１へ出力する。次に、ＲＯＭ５は、入力さ
れたアドレス信号に基づく正のデータを第２の装置２へ
出力する。すなわち、図２の出力状態２６へ遷移する。
の装置２の制御回路１１が、入力されたアドレス信号を
もとに、ＣＰＵ１０がＲＯＭ５のデータを読み出すこと
に対して第１の装置１からダミーデータを１つ出力する
必要があり、また、更なるコードを演算し比較する必要
はないと判断し、この処理命令信号を論理回路１４へ出
力する。次に、第１の装置１のダミーデータ演算回路９
に対して、入力されたアドレス値をもとにダミーデータ
を演算させ、データバス信号線４を用いて第２の装置２
へ出力させる。次に、第２の装置２のダミーアドレス演
算回路１３は、入力されたアドレス信号をもとに第２の
ダミーアドレスを演算し、アドレスバス信号線３を用い
て第１の装置１へ出力する。次に、ＲＯＭ５は、入力さ
れたアドレス信号に基づく正のデータを第２の装置２へ
出力する。すなわち、図２の出力状態２６へ遷移する。
【００２１】（３）の動作のタイミングチャートは、図
５に示されている通りである。まず、ＣＰＵ１０からあ
るアドレス信号Ａ１がアドレスバス信号線３に出力され
た後に、データバス信号線４には、本来のデータと同等
レベルの出力を示すコードＣ１がコード演算回路１２よ
り出力される。次に、アドレスバス信号線３には、通常
第２のアドレス信号が出力されるのと同じタイミング
で、ダミーアドレス演算回路１３で演算されたダミーア
ドレスＤＡ１が出力される。次に、データバス信号線４
には、通常データが出力されるのと同じタイミングで、
ダミーデータ演算回路９で演算されたダミーデータＤＤ
１が出力される。その後、アドレスバス信号線３には、
通常第３のアドレス信号が出力されるのと同じタイミン
グで、ダミーアドレス演算回路１３で演算された第２の
ダミーアドレスＤＡ２が出力される。この第２のダミー
アドレスＤＡ２が出力された後、データバス信号線４に
は、ＲＯＭ５から正のデータＤ１が出力される。従っ
て、（２）の場合と同様に、図５に示されているよう
に、第３者がアドレスバス信号線３及びデータバス信号
線４をモニターした場合、通常と変わらない動作をして
いるように見える。
５に示されている通りである。まず、ＣＰＵ１０からあ
るアドレス信号Ａ１がアドレスバス信号線３に出力され
た後に、データバス信号線４には、本来のデータと同等
レベルの出力を示すコードＣ１がコード演算回路１２よ
り出力される。次に、アドレスバス信号線３には、通常
第２のアドレス信号が出力されるのと同じタイミング
で、ダミーアドレス演算回路１３で演算されたダミーア
ドレスＤＡ１が出力される。次に、データバス信号線４
には、通常データが出力されるのと同じタイミングで、
ダミーデータ演算回路９で演算されたダミーデータＤＤ
１が出力される。その後、アドレスバス信号線３には、
通常第３のアドレス信号が出力されるのと同じタイミン
グで、ダミーアドレス演算回路１３で演算された第２の
ダミーアドレスＤＡ２が出力される。この第２のダミー
アドレスＤＡ２が出力された後、データバス信号線４に
は、ＲＯＭ５から正のデータＤ１が出力される。従っ
て、（２）の場合と同様に、図５に示されているよう
に、第３者がアドレスバス信号線３及びデータバス信号
線４をモニターした場合、通常と変わらない動作をして
いるように見える。
【００２２】次に、（４）の場合について説明する。最
初にセキュリティシステムの状態は、第１の演算状態２
１にある。まず、ＣＰＵ１０がＲＯＭ５のデータを読み
出すためのアドレス信号を入力する。このアドレス信号
は、第１の装置１のコード演算回路７、制御回路６、ダ
ミーデータ演算回路９、ＲＯＭ５、第２の装置２のコー
ド演算回路１２、制御回路１１、ダミーアドレス演算回
路１３へ入力される。次に、第１の装置１の制御回路６
及び第２の装置２の制御回路１１は、入力されたアドレ
ス値をもとにＣＰＵ１０がＲＯＭ５のデータを読み出す
ことに対してコードを必要とすると判断する。すなわ
ち、図２の第２の演算状態２２へ遷移する。
初にセキュリティシステムの状態は、第１の演算状態２
１にある。まず、ＣＰＵ１０がＲＯＭ５のデータを読み
出すためのアドレス信号を入力する。このアドレス信号
は、第１の装置１のコード演算回路７、制御回路６、ダ
ミーデータ演算回路９、ＲＯＭ５、第２の装置２のコー
ド演算回路１２、制御回路１１、ダミーアドレス演算回
路１３へ入力される。次に、第１の装置１の制御回路６
及び第２の装置２の制御回路１１は、入力されたアドレ
ス値をもとにＣＰＵ１０がＲＯＭ５のデータを読み出す
ことに対してコードを必要とすると判断する。すなわ
ち、図２の第２の演算状態２２へ遷移する。
【００２３】その後、第１の装置１の制御回路６は、こ
の第１の装置１内のコード演算回路７に対してアドレス
信号をもとにコードａを演算させる。また、第２の装置
２の制御回路１１は、第２の装置２内のコード演算回路
１２に対してアドレス信号をもとにコードｂを演算させ
る。次に、第１の装置１内のコード演算回路７はコード
認識回路８へコードａを出力し、第２装置２内のコード
演算回路１２は、第１の装置１のコード認識回路８へデ
ータバス信号線４を用いてコードｂを出力する。ここ
で、第１の装置１で演算されたコードａと第２の装置２
で演算されたコードｂとを比較し、この結果である識別
信号を論理回路１４へ出力する。両者が異なる場合は初
期状態である図２の第１の演算状態２１に遷移する。両
者が同一の場合、図２の第３の演算状態２３へ遷移し、
第２の装置２のダミーアドレス演算回路１３は、入力さ
れたアドレス信号をもとにダミーアドレスを演算し、ア
ドレスバス信号線３を用いて第１の装置１へ出力する。
すなわち、図２の第５の演算状態２５に遷移する。
の第１の装置１内のコード演算回路７に対してアドレス
信号をもとにコードａを演算させる。また、第２の装置
２の制御回路１１は、第２の装置２内のコード演算回路
１２に対してアドレス信号をもとにコードｂを演算させ
る。次に、第１の装置１内のコード演算回路７はコード
認識回路８へコードａを出力し、第２装置２内のコード
演算回路１２は、第１の装置１のコード認識回路８へデ
ータバス信号線４を用いてコードｂを出力する。ここ
で、第１の装置１で演算されたコードａと第２の装置２
で演算されたコードｂとを比較し、この結果である識別
信号を論理回路１４へ出力する。両者が異なる場合は初
期状態である図２の第１の演算状態２１に遷移する。両
者が同一の場合、図２の第３の演算状態２３へ遷移し、
第２の装置２のダミーアドレス演算回路１３は、入力さ
れたアドレス信号をもとにダミーアドレスを演算し、ア
ドレスバス信号線３を用いて第１の装置１へ出力する。
すなわち、図２の第５の演算状態２５に遷移する。
【００２４】次に、第１の装置１の制御回路６及び第２
の装置２の制御回路１１は、入力されたアドレス値をも
とに、ＣＰＵ１０がＲＯＭ５のデータを読み出すことに
対して第１の装置１からダミーデータを出力する必要が
無く、また、更なるコードを演算し比較する必要がある
と判断し、入力されたアドレス信号をもとに、第１の装
置１のコード演算回路７にコードｃを演算させ、第２の
装置２のコード演算回路１２にコードｄを演算させる。
次に、第１の装置１内のコード演算回路７は、第１の装
置１内のコード認識回路８へコードｃを出力し、第２の
装置２内のコード演算回路１２は、第１の装置１のコー
ド認識回路８へデータバス信号線４を用いてコードｄを
出力する。ここで、第１の装置１で演算されたコードｃ
と第２の装置２で演算されたコードｄとを比較し、識別
信号を論理回路１４へ出力する。両者が異なる場合は、
初期状態である図２の第１の演算状態２１に戻る。両者
が同一の場合、第２の装置２のダミーアドレス演算回路
１３は、入力されたアドレス信号をもとに第２のダミー
アドレスを演算し、アドレスバス信号線３を用いて第１
の装置１へ出力する。次に、論理回路１４を通してＲＯ
Ｍ５のＣＳに処理命令信号が入力され、ＲＯＭ５は、入
力されたアドレス信号に基づく正のデータを第２の装置
２へ出力する。すなわち、出力状態２６へ遷移する。
の装置２の制御回路１１は、入力されたアドレス値をも
とに、ＣＰＵ１０がＲＯＭ５のデータを読み出すことに
対して第１の装置１からダミーデータを出力する必要が
無く、また、更なるコードを演算し比較する必要がある
と判断し、入力されたアドレス信号をもとに、第１の装
置１のコード演算回路７にコードｃを演算させ、第２の
装置２のコード演算回路１２にコードｄを演算させる。
次に、第１の装置１内のコード演算回路７は、第１の装
置１内のコード認識回路８へコードｃを出力し、第２の
装置２内のコード演算回路１２は、第１の装置１のコー
ド認識回路８へデータバス信号線４を用いてコードｄを
出力する。ここで、第１の装置１で演算されたコードｃ
と第２の装置２で演算されたコードｄとを比較し、識別
信号を論理回路１４へ出力する。両者が異なる場合は、
初期状態である図２の第１の演算状態２１に戻る。両者
が同一の場合、第２の装置２のダミーアドレス演算回路
１３は、入力されたアドレス信号をもとに第２のダミー
アドレスを演算し、アドレスバス信号線３を用いて第１
の装置１へ出力する。次に、論理回路１４を通してＲＯ
Ｍ５のＣＳに処理命令信号が入力され、ＲＯＭ５は、入
力されたアドレス信号に基づく正のデータを第２の装置
２へ出力する。すなわち、出力状態２６へ遷移する。
【００２５】（４）の動作のタイミングチャートは、図
６に示されている通りである。まず、ＣＰＵ１０からあ
るアドレス信号Ａ１がアドレスバス信号線３に出力され
た後に、データバス信号線４には、通常のデータと同等
レベルの出力を示す第１のコードＣ１がコード演算回路
１２で演算され、出力される。次に、アドレスバス信号
線３には、通常第２のアドレス信号が出力されるのと同
じタイミングで、ダミーアドレス演算回路１３で演算さ
れたダミーアドレスＤＡ１が出力される。次に、データ
バス信号線４には、通常データが出力されるのと同じタ
イミングで、通常のデータと同等レベルの出力を示す第
２のコードＣ２がコード演算回路１２で演算され、出力
される。その後、アドレスバス信号線３には、通常第３
のアドレス信号が出力されるのと同じタイミングで、ダ
ミーアドレス演算回路１３で演算された第２のダミーア
ドレスＤＡ２が出力される。この第２のダミーアドレス
ＤＡ２が出力された後、データバス信号線４には、ＲＯ
Ｍ５より正のデータＤ１が出力される。従って、（２）
及び（３）の場合と同様に、図６（ｂ）に示されている
ように、アドレス信号Ａ１が入力されてから正のデータ
Ｄ１が出力されるまでにある程度の時間を要したとして
も、第３者がアドレスバス信号線３及びデータバス信号
線４をモニターした場合には、通常の動作と変わらない
ように見える。
６に示されている通りである。まず、ＣＰＵ１０からあ
るアドレス信号Ａ１がアドレスバス信号線３に出力され
た後に、データバス信号線４には、通常のデータと同等
レベルの出力を示す第１のコードＣ１がコード演算回路
１２で演算され、出力される。次に、アドレスバス信号
線３には、通常第２のアドレス信号が出力されるのと同
じタイミングで、ダミーアドレス演算回路１３で演算さ
れたダミーアドレスＤＡ１が出力される。次に、データ
バス信号線４には、通常データが出力されるのと同じタ
イミングで、通常のデータと同等レベルの出力を示す第
２のコードＣ２がコード演算回路１２で演算され、出力
される。その後、アドレスバス信号線３には、通常第３
のアドレス信号が出力されるのと同じタイミングで、ダ
ミーアドレス演算回路１３で演算された第２のダミーア
ドレスＤＡ２が出力される。この第２のダミーアドレス
ＤＡ２が出力された後、データバス信号線４には、ＲＯ
Ｍ５より正のデータＤ１が出力される。従って、（２）
及び（３）の場合と同様に、図６（ｂ）に示されている
ように、アドレス信号Ａ１が入力されてから正のデータ
Ｄ１が出力されるまでにある程度の時間を要したとして
も、第３者がアドレスバス信号線３及びデータバス信号
線４をモニターした場合には、通常の動作と変わらない
ように見える。
【００２６】データバス信号線３やアドレスバス信号線
４を介して、入力されたアドレス新お愚に基づいて演算
されたダミーデータまたはダミーアドレスや、データと
同等レベルの出力を示すコードを通信することによっ
て、第３者が第１の装置１と第２の装置２との間のデー
タバス信号線４またはアドレスバス信号線３をモニター
しても、通常のアドレス信号またはデータの出力と変わ
らないようにみえるため、あるアドレス信号に対応した
データの真偽を見分けることが非常に困難である。
４を介して、入力されたアドレス新お愚に基づいて演算
されたダミーデータまたはダミーアドレスや、データと
同等レベルの出力を示すコードを通信することによっ
て、第３者が第１の装置１と第２の装置２との間のデー
タバス信号線４またはアドレスバス信号線３をモニター
しても、通常のアドレス信号またはデータの出力と変わ
らないようにみえるため、あるアドレス信号に対応した
データの真偽を見分けることが非常に困難である。
【００２７】尚、本発明は上記実施の形態に限定され
ず、セキュリティシステムの動作は上記４つの場合以
外、または、各々の組合わせ等の分類を設定することが
可能なので、第３者が容易に動作パターンを解析し、デ
ータの読み取りを行うことは非常に困難である。
ず、セキュリティシステムの動作は上記４つの場合以
外、または、各々の組合わせ等の分類を設定することが
可能なので、第３者が容易に動作パターンを解析し、デ
ータの読み取りを行うことは非常に困難である。
【００２８】また、第１の装置１と第２の装置２とは同
じ半導体集積回路上ではなく、別個に存在し、ＲＯＭ５
のデータを有線又は無線で通信するような場合でも可能
である。
じ半導体集積回路上ではなく、別個に存在し、ＲＯＭ５
のデータを有線又は無線で通信するような場合でも可能
である。
【００２９】また、記憶装置は、ＲＯＭ５に限定され
ず、ＲＡＭ（Random Access read write Memory ）や、
ＥＰＲＯＭ（Erasable and Programmable Read Only Me
mory）等を用いることも可能である。
ず、ＲＡＭ（Random Access read write Memory ）や、
ＥＰＲＯＭ（Erasable and Programmable Read Only Me
mory）等を用いることも可能である。
【００３０】
【発明の効果】本発明によれば、アドレスバス信号線ま
たはデータバス信号線にダミーアドレスまたはダミーデ
ータを混在させることによって、第３者がアドレスバス
信号線またはデータバス信号線をモニターした場合に、
真のデータを解読し、データの読み出しあるいは書き込
みを行うことを困難にすることが可能になる。
たはデータバス信号線にダミーアドレスまたはダミーデ
ータを混在させることによって、第３者がアドレスバス
信号線またはデータバス信号線をモニターした場合に、
真のデータを解読し、データの読み出しあるいは書き込
みを行うことを困難にすることが可能になる。
【図１】本発明の実施の形態にかかるセキュリティシス
テムの構成図。
テムの構成図。
【図２】本発明の実施の形態にかかるセキュリティシス
テムの状態遷移図。
テムの状態遷移図。
【図３】本発明の実施の形態にかかるセキュリティシス
テムのタイミングチャート。
テムのタイミングチャート。
【図４】本発明の実施の形態にかかるセキュリティシス
テムのタイミングチャート。
テムのタイミングチャート。
【図５】本発明の実施の形態にかかるセキュリティシス
テムのタイミングチャート。
テムのタイミングチャート。
【図６】本発明の実施の形態にかかるセキュリティシス
テムのタイミングチャート。
テムのタイミングチャート。
１…第１の装置、 ２…第２の装置、 ３…アドレスバス信号線、 ４…データバス信号線、 ５…ＲＯＭ、 ６，１１…制御回路、 ７，１２…コード演算回路、 ８…コード認識回路、 ９…ダミーデータ演算回路、 １０…ＣＰＵ、 １３…ダミーアドレス演算回路、 １４…論理回路、 ２１…第１の演算状態、 ２２…第２の演算状態、 ２３…第３の演算状態、 ２４…第４の演算状態、 ２５…第５の演算状態、 ２６…出力状態
Claims (7)
- 【請求項１】 記憶装置と、 この記憶装置のデータを読み出しあるいは書き込みを行
うためのアドレス信号を出力するアドレス信号発生手段
と、 前記アドレス信号をもとに演算を行い第１のコードを出
力する第１の制御回路と、 前記アドレス信号をもとに演算を行い第２のコードを出
力し、且つ前記記憶装置のデータを読み出しあるいは書
き込み可能状態、または不可能状態のいずれかに設定す
る処理命令信号を出力する第２の制御回路と、 この第１及び第２のコードが同一か否かを識別する識別
信号を前記第２の制御回路へ出力するコード認識回路
と、 前記処理命令信号が前記記憶装置のデータを読み出しあ
るいは書き込み不可能状態に設定しているときにダミー
データを出力し、このダミーデータを読み出しあるいは
書き込み可能状態にするダミーデータ演算回路とを具備
し、 前記処理命令信号は、前記識別信号をもとに形成されて
いることを特徴とするセキュリティシステム。 - 【請求項２】 前記第１の制御回路からの処理命令信号
によりダミーアドレスを演算及び出力するダミーアドレ
ス演算回路を具備したことを特徴とする請求項１記載の
セキュリティシステム。 - 【請求項３】 前記ダミーアドレス演算回路は、前記ア
ドレス信号発生手段から次のアドレス信号が出力される
までの間、通常アドレス信号が順次出力されるのと同じ
タイミングで前記ダミーアドレスを出力することを特徴
とする請求項２記載のセキュリティシステム。 - 【請求項４】 前記第２の制御回路は、前記第１の制御
回路に等価な制御回路と、前記識別信号と前記記憶装置
のデータを読み出しあるいは書き込み可能状態に設定す
る前記処理命令信号との論理和をとり前記記憶装置の動
作制御命令信号を出力する論理回路とからなることを特
徴とする請求項１記載のセキュリティシステム。 - 【請求項５】 前記第２の制御回路は、前記アドレス信
号発生手段から出力された前記アドレス信号をもとにコ
ードを演算するか否かを判断することを特徴とする請求
項１記載のセキュリティシステム。 - 【請求項６】 前記記憶装置、前記第２の制御回路、前
記コード認識回路及び前記ダミーデータ演算回路が同一
半導体集積回路中に形成され、前記第１の制御回路及び
前記アドレス信号発生手段が別の半導体集積回路中に形
成されることを特徴とする請求項１記載のセキュリティ
システム。 - 【請求項７】 前記アドレス信号発生手段は、ＣＰＵ
（Central ProcessingUnit）であることを特徴とする請
求項１記載のセキュリティシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24740096A JP3625340B2 (ja) | 1996-09-19 | 1996-09-19 | セキュリティシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24740096A JP3625340B2 (ja) | 1996-09-19 | 1996-09-19 | セキュリティシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1091531A true JPH1091531A (ja) | 1998-04-10 |
| JP3625340B2 JP3625340B2 (ja) | 2005-03-02 |
Family
ID=17162875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24740096A Expired - Fee Related JP3625340B2 (ja) | 1996-09-19 | 1996-09-19 | セキュリティシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3625340B2 (ja) |
Cited By (12)
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| JP2011125025A (ja) * | 2010-12-14 | 2011-06-23 | Fujitsu Ltd | プログラム |
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| CN109119122A (zh) * | 2017-06-26 | 2019-01-01 | 爱思开海力士有限公司 | 地址控制电路以及包括其的半导体器件 |
-
1996
- 1996-09-19 JP JP24740096A patent/JP3625340B2/ja not_active Expired - Fee Related
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| CN109119122A (zh) * | 2017-06-26 | 2019-01-01 | 爱思开海力士有限公司 | 地址控制电路以及包括其的半导体器件 |
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| JP3625340B2 (ja) | 2005-03-02 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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