JP2002032268A - 処理装置および集積回路 - Google Patents

処理装置および集積回路

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JP2002032268A JP2000212815A JP2000212815A JP2002032268A JP 2002032268 A JP2002032268 A JP 2002032268A JP 2000212815 A JP2000212815 A JP 2000212815A JP 2000212815 A JP2000212815 A JP 2000212815A JP 2002032268 A JP2002032268 A JP 2002032268A
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    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/75—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1408—Protection against unauthorised use of memory or access to memory by using cryptography

Abstract

(57)【要約】 【課題】本発明は、ＣＰＵおよび内部デバイスを有する
内部回路と、その内部回路に対し外付けされた外部デバ
イスを含む外部回路とを備えた処理装置等に関し、不正
なアクセスや逆解析の防止を図る。 【解決手段】ＣＰＵ１０１と、内部デバイス１０２〜１
０５と、ＣＰＵ１０１と内部デバイス１０２〜１０５と
を結ぶとともに外部にまで延びるバスライン１１０とを
含む内部回路１００、および、バスライン１１０の、外
部に延びた部分１１０ａに外付けされた外部デバイス２
０１〜２０３，２１１〜２１２を含む外部回路２００を
備え、内部回路１００が、バスライン１１０の、外部へ
の出入口に介在し、そのバスライン上のアドレスおよび
データを、外部デバイス全体に割り当てられたアドレス
空間を複数に分けた各領域に応じた各暗号化パターンで
暗号化する暗号化部１２０を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵおよび内部
デバイスを有する内部回路と、その内部回路に対し外付
けされた外部デバイスを含む外部回路とを備えた処理装
置、および、ＣＰＵおよび内部デバイスが搭載されると
ともにに外部デバイスの外付けが可能な集積回路に関す
る。
【０００２】
【従来の技術】近年のＬＳＩ技術の発達により、プログ
ラムを実行するＣＰＵや、そのＣＰＵで実行されるプロ
グラムが格納されるメモリや、さらに他の様々なデバイ
スを１つのチップ上に集積することができるようにな
り、装置の小型化、低コスト化等に大きく貢献してい
る。このようなＬＳＩを製造するにあたり、ユーザによ
らず同一のプログラムを実行するシステムであって、か
つ完成したあと途中でプログラムを変更する必要がない
システムについてはＬＳＩチップ上にプログラムを記憶
したメモリを搭載しておけばよいが、ユーザに応じて異
なるプログラムを実行させたり、あるいは、使用してい
る途中でプログラムを変更する必要がある場合、上記の
ような構成のＬＳＩにさらに外部メモリを外付けするこ
とができるように構成しておき、使用している途中で変
更する可能性のあるプログラム、あるいはユーザに応じ
て異なるプログラムはその外付けの外部メモリに記憶す
るようにしておくことが望ましい。
【０００３】
【発明が解決しようとする課題】ところが、そのような
外部メモリを外付けることができるシステムの場合、そ
の外部メモリの内容が不正に書き換えられたり、あるい
はその外部メモリが、その外部メモリと同一仕様の、不
正なプログラムを記憶したメモリに差し替えられてしま
い、内部のメモリに記憶されている重要なプログラムや
データが不正にアクセスされ、その重要なプログラムや
データの内容が不正に解読されてしまう危険性がある。
以下に、一例を挙げる。
【０００４】近年、急速に現金価値や現金相当のポイン
ト価値をデータとしてもつＩＣカードや磁気カードが普
及しつつあり、それに伴って、カードの偽造や変造を防
止するための対策としてデータのセキュリティ確保が急
務となってきている。これに対処するために、過去にお
いても装置の逆解析（リバースエンジニアリング）を防
ぐ方法が試みられてきたが、それらの試みにもかかわら
ず裏ＲＯＭ等が作成され、装置が開発者の不本意な用途
に悪用されることが絶えないのが現状である。
【０００５】本発明は、上記事情に鑑み、不正なアクセ
スや逆解析の防止が図られた処理装置および集積回路を
提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成する本発
明の処理装置のうちの第１の処理装置は、プログラムを
実行するＣＰＵと、各所定の作用を成す１つ以上の内部
デバイスと、ＣＰＵと内部デバイスとを結ぶとともに外
部にまで延びアドレスおよびデータを伝達するバスライ
ンとを含む内部回路、および上記バスラインの、外部に
延びた部分に外付けされた、各所定の作用を成す１つ以
上の外部デバイスを含む外部回路を備え、上記内部回路
が、上記バスラインの、外部への出入口に介在し、その
バスライン上のアドレスおよびデータを、上記の１つ以
上の外部デバイス全体に割り当てられたアドレス空間を
複数に分けた各領域に応じた各暗号化パターンで暗号化
する暗号化部を含むものであることを特徴とする。
【０００７】ここで、上記暗号化部で採用される暗号化
パターンには、アドレスおよびデータの双方とも暗号化
しないことも１つの暗号化パターンとして含まれる。
【０００８】このように、アドレス空間を複数に分割
し、その分割した各領域ごとに異なったパターンで暗号
化することにより、暗号化の解析が困難となる。
【０００９】上記本発明の第１の処理装置において、上
記外部回路が複数の外部デバイスを含むものであり、上
記暗号化回路は、上記複数の外部デバイスそれぞれに応
じた暗号化パターンで暗号化するものであることが好ま
しい。
【００１０】こうすることにより、例えば外部デバイス
の１つとしてフラッシュＲＯＭを備えた場合は、そのフ
ラッシュＲＯＭに関してはアドレスとデータとの双方を
暗号化し、外部デバイスの１つとして連続アドレスにつ
いて高速読出しが可能なＲＡＭについては性能を落とさ
ないようにデータのみ暗号化するか、あるいはアドレス
についても暗号化するものの、連続読出しの行なわれ
る、アドレスの下位ビット側は暗号化しないようにし、
外部デバイスの１つとしてＩ／Ｏデバイスを備えた場合
は、アドレス、データとも暗号化しないなど、その外部
デバイスの性質に合わせた暗号化を行なうことができ
る。
【００１１】また、上記本発明の第１の処理装置におい
て、上記暗号化部は、外部回路がアクセスされていない
タイミングで、バスラインの、外部に延びた部分に、ダ
ミーのアドレスおよびデータを出力するものであること
が好ましい。
【００１２】こうすることにより不正な解析が一層難し
くなる。
【００１３】また、上記本発明の第１の処理装置におい
て、上記ＣＰＵは、クロックの供給を受け供給されたク
ロックに同期してプログラムを実行するものであるとと
もに、上記暗号化部も、クロックの供給を受け供給され
たクロックに同期して暗号化を行なうものであって、上
記暗号化部に、ＣＰＵに供給されるクロックよりも高速
なクロックを供給するクロック供給部を備えることがが
好ましい。
【００１４】こうすると、複雑な暗号化が可能になる。
【００１５】さらに、上記本発明の第１の処理装置にお
いて、外部回路の構成を認識し、その構成に応じて、暗
号化部における暗号化パターンを決定する暗号化パター
ン決定手段を有することが好ましい。
【００１６】この暗号化パターン決定手段を持つことに
より、外部回路の構成が異なるごとにオペレータがいち
いち暗号化パターンを決定するといった作業が不要とな
る。
【００１７】さらに、上記本発明の第１の処理装置にお
いて、上記暗号化部は、上記バスライン上のアドレスお
よびデータを、上記の１つ以上の外部デバイス全体に割
り当てられたアドレス空間を複数に分けた各領域に応じ
るとともにＣＰＵで実行されるアプリケーションプログ
ラムにも応じた暗号化パターンで暗号化するものである
ことが好ましい。
【００１８】これにより、暗号化のパターンが一層複雑
となり、不正な解析が一層困難となる。
【００１９】さらに、上記本発明の第１の処理装置にお
いて、上記バスラインの、外部に延びた部分に接続さ
れ、バスライン上の暗号化されたアドレスおよびデータ
を暗号化前のアドレスおよびデータに戻す逆暗号化部を
備えることが好ましい。
【００２０】この逆暗号化部を備えないままデバッグを
行なおうとするとアドレスやデータが暗号化されている
ためデバッグが極めて困難になる。そこで、この逆暗号
化部を備えることにより、装置の開発時に容易にデバッ
グを行なうことができる。
【００２１】この逆暗号化部は、デバッグが済んだ後は
不要であり、処理装置から取り外され、あるいは動作不
能な状態に固定あるいは破壊されることが望ましい。
【００２２】さらに、上記本発明の第１の処理装置にお
いて、上記の１つ以上の外部デバイス全体に割り当てら
れたアドレス空間を複数に分けた複数の領域のうちのい
ずれかの領域について、所定の初期化動作の都度暗号化
パターンを変更する暗号化パターン変更手段を有するこ
とが好ましい。
【００２３】所定の初期化動作、例えば電源投入時やリ
セット時等に暗号化パターンを再設定することにより、
不正な解析が一層困難になり、セキュリティが一層向上
する。
【００２４】さらに、上記本発明の第１の処理装置にお
いて、上記暗号化部は、上記１つ以上の外部デバイス全
体に割り当てられたアドレス空間を複数に分けた複数の
領域のうちのいずれかの領域について、暗号化後のデー
タがアドレスに応じて変化する暗号化パターンを採用し
て、データを暗号化するものであることが好ましい。
【００２５】このように、データを暗号化するときの暗
号化関数としてアドレスの関数を採用することにより、
複雑な暗号化が可能となり、不正な解析が一層困難とな
り、データのセキュリティが一層向上する。
【００２６】また本発明の処理装置のうちの第２の処理
装置は、プログラムを実行するＣＰＵと、各所定の作用
を成す１つ以上の内部デバイスと、ＣＰＵと内部デバイ
スとを結ぶとともに外部にまで延びアドレスおよびデー
タを伝達するバスラインとを含む内部回路、および上記
バスラインの、外部に延びた部分に外付けされた、情報
を記憶するメモリを含む外部回路を備え、上記内部回路
が、上記メモリに記憶された情報のうちの少なくとも一
部の情報を、所定の初期化動作で暗号化して書き換える
情報書換手段を有するものであることを特徴とする。
【００２７】ここで上記所定の初期化動作とは、典型的
には、最初の電源投入時の初期化動作である。
【００２８】このように、例えば最初の電源投入時の初
期化動作等、所定の初期化動作で、メモリの内容を暗号
化して書き換えることにより、データのセキュリティが
一層向上する。
【００２９】この場合に、上記情報書換手段は、乱数を
発生させ、発生させた乱数を用いた暗号化パターンを採
用して暗号化を行なうものであることが好ましい。
【００３０】この場合、処理装置のメーカ側の人間を含
め、誰もが知らない暗号化パターンで情報が暗号化され
ることになり、データのセキュリティがさらに向上す
る。
【００３１】ここで、上記第２の処理装置において、上
記メモリに記憶された情報のうちの少なくとも一部の情
報が、上記の所定の初期化動作を実行する以前において
既に暗号化されたものであって、上記情報書換手段は、
その少なくとも一部の情報を一旦暗号化前の情報に戻し
異なる暗号化パターンを採用して再度暗号化を行なって
書き換えるものであることも好ましい形態である。
【００３２】この場合に、上記の少なくとも一部の情報
を暗号化前の情報に戻すための復号化情報が上記メモリ
に記憶されてなるものであって、上記情報書換手段は、
その少なくとも一部の情報を、その復号化情報を用いて
一旦暗号化前の情報に戻すものであってもよい。
【００３３】このように、工場出荷時には別の暗号化パ
ターンで暗号化しておくことによりセキュリティがさら
に向上する。
【００３４】また、上記のように、工場出荷時に別の暗
号化パターンで暗号化しておくにあたっては、上記の少
なくとも一部の情報が公開鍵により暗号化されたもので
あるとともに、この処理装置は秘密鍵が埋め込まれてな
るものであって、上記情報書換手段は、その少なくとも
一部の情報をその秘密鍵を用いて一旦暗号化前の情報に
戻すものであってもよく、あるいは上記の少なくとも一
部の情報を暗号化前の情報に戻すための、暗号化された
形式の復号化情報を外部より取得する情報取得部を備
え、上記情報書換手段は、情報取得部で取得された、暗
号化された形式の復号化情報を復号化して平文の復号化
情報を取り出しこの平文の復号化情報を用いて上記の少
なくとも一部の情報を一旦暗号化前の情報に戻すもので
あってもよい。
【００３５】暗号化パターンとして公開鍵を用い、その
公開鍵で暗号化された情報をメモリに書き込んでおき、
内部に埋め込まれた秘密鍵で暗号化前の情報に戻すよう
にすると、例えば同一仕様の処理装置を複数の会社等で
使用した場合に、各会社に公開鍵のみを渡すことによ
り、会社間のセキュリティが確保できる。
【００３６】また、復号化情報を外部より取得できるよ
うに構成すると、例えば通信等により鍵管理センター等
から復号化情報を入手することが可能となり、柔軟なシ
ステム構成が可能となる。
【００３７】さらに、上記第２の処理装置において、上
記内部回路が上記暗号化部で採用される暗号化パターン
を保持してなるものであって、タンパ検出を行なうタン
パ検出部を備えるとともに、上記タンパ検出部によるタ
ンパ検出を受けて上記内部回路内に保持されていた暗号
化パターンを破壊する情報破壊手段を備えることが好ま
しい。
【００３８】この処理装置を不正にこじ開けたり分解し
ようとしたときにタンパ検出がなされ、そのタンパ検出
を受けて暗号化パターンを破壊することにより、不正な
解読がますます困難になり、セキュリティの一層の向上
に寄与することになる。
【００３９】また、上記目的を達成する本発明の集積回
路のうちの第１の集積回路は、プログラムを実行するＣ
ＰＵと、各所定の作用を成す１つ以上の内部デバイス
と、ＣＰＵと内部デバイスとを結ぶとともに外部にまで
延びて、外部に延びた部分に、各所定の作用を成す１つ
以上の外部デバイスが外付けされる、アドレスおよびデ
ータを伝達するバスラインと、そのバスラインの、外部
への出入口に介在し、そのバスライン上のアドレスおよ
びデータを、そのバスラインの、外部に延びた部分に外
付けされた１つ以上の外部デバイス全体に割り当てられ
た空間を複数に分けた各領域に応じた各暗号化パターン
で暗号化する暗号化部とが搭載されてなることを特徴と
する。
【００４０】本発明の第１の集積回路は、上記の構成を
有するものであり、本発明の第１の処理装置と同一の作
用効果を奏するとともに、集積回路（ＬＳＩ）であるこ
とからその回路構成等の解析が困難であり、この点から
もセキュリティの向上に寄与している。
【００４１】ここで、上記第１の集積回路において、上
記の本発明の第１の処理装置と同様、上記暗号化部で採
用される暗号化パターンには、典型的には、アドレスお
よびデータの双方とも暗号化しないことも１つの暗号化
パターンとして含まれており、また、上記バスライン
の、外部に延びた部分に、複数の外部デバイスが外付け
された場合に、暗号化部は、それら複数の外部デバイス
それぞれに応じた暗号化パターンで暗号化するものであ
ることが好ましく、また、上記暗号化部は、外部回路が
アクセスされていないタイミングで、上記バスライン
の、外部に延びた部分に、ダミーのアドレスおよびデー
タを出力するものであることも好ましい形態であり、さ
らに、上記１つ以上の外部デバイス全体に割り当てられ
たアドレス空間を複数に分けた複数の領域のうちのいず
れかの領域について、所定の初期化動作の都度暗号化パ
ターンを変更する暗号化パターン変更手段を有すること
も好ましい形態であり、さらに、上記暗号化部は、上記
１つ以上の外部デバイス全体に割り当てられたアドレス
空間を複数に分けた複数の領域のうちのいずれかの領域
について、暗号化後のデータがアドレスに応じて変化す
る暗号化パターンを採用して、データを暗号化するもの
であることも好ましい形態である。
【００４２】また、本発明の集積回路のうちの第２の集
積回路は、プログラムを実行するＣＰＵと、各所定の作
用を成す１つ以上の内部デバイスと、ＣＰＵと内部デバ
イスとを結ぶとともに外部にまで延びて、外部に延びた
部分に、情報を記憶するメモリが外付けされる、アドレ
スおよびデータを伝達するバスラインとを備えるととも
に、上記メモリに記憶された情報のうちの少なくとも一
部の情報を、所定の初期化動作で暗号化して書き換える
情報書換手段を有するものであることを特徴とする。
【００４３】本発明の第２の集積回路は、上記の構成を
有するものであり、本発明の第１の処理装置と本発明の
第１の集積回路との関係と同様、本発明の第２の処理装
置と同一の作用効果を奏するものであり、さらに集積回
路（ＬＳＩ）であることからその回路構成等の解析が困
難であり、この点からもセキュリティの向上が図られて
いる。
【００４４】ここで、上記第２の集積回路において、上
記本発明の第２の処理装置と同様、上記所定の初期化動
作は、典型的には、最初の電源投入時の初期化動作であ
り、また、上記情報書換手段は、乱数を発生させ、発生
させた乱数を用いた暗号化パターンを採用して暗号化を
行なうものであることが好ましく、さらに、上記メモリ
に記憶された情報のうちの少なくとも一部の情報が、上
記の所定の初期化動作を実行する以前において既に暗号
化されたものであって、上記情報書換手段は、その少な
くとも一部の情報を一旦暗号化前の情報に戻し異なる暗
号化パターンを採用して再度暗号化を行なって書き換え
るものであることも好ましい形態である。
【００４５】尚、本発明においては、１つの暗号化演算
方式を本発明にいう暗号化パターンの１つとしてとら
え、暗号化演算方式が異なることをもって暗号化パター
ンが異なるものとしてもよく、暗号化演算方式は共通で
あって、その暗号化演算方式において用いられる変数等
が異なることをもって暗号化パターンが異なるものとし
てもよい。
【００４６】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
【００４７】図１は、本発明の処理装置の第１実施形態
を示すブロック図である。
【００４８】この図１に示す処理装置１は、ＬＳＩ１０
の内部に搭載された内部回路１００と、ＬＳＩ１０の外
部に外付けされた外部回路２００と、その他発振器３０
１，３０２等から構成されている。このＬＳＩ１０は、
本発明の集積回路の一実施形態にも相当する。
【００４９】ＬＳＩ１０の内部に構成された内部回路１
００は、中央処理装置（ＣＰＵ）１０１、および、それ
ぞれが、本発明にいう内部デバイスである、内部メモリ
１０２、暗号化情報レジスタ１０３、アドレスデコーダ
１０４、およびその他の周辺回路１０５を有する。ＣＰ
Ｕ１０１および各種の内部デバイスは、バスライン１１
０で相互に接続されている。このバスラインは、アドレ
スバス１１１とデータバス１１２とで構成され、ＬＳＩ
１０の外部にまで延びている。このバスライン１１０
の、外部にまで延びた部分１１０ａには、各種の外部デ
バイスが接続されている。外部デバイスについて後述す
る。
【００５０】ＬＳＩ１０の内部に構成された内部回路１
００には、さらにバスライン１１０の、外部への出入り
口に介在するように、暗号化部１２０が備えられてい
る。この暗号化部１２０は、暗号化回路１２１、バスイ
ンターフェース１２２、および乱数発生回路１２３から
構成されている。
【００５１】ＣＰＵ１０１には、発振器３０１からのク
ロック信号が入力され、ＣＰＵ１０１は、その発振器３
０１から受けたクロック信号に同期して各種のプログラ
ムを実行する。
【００５２】また、暗号化回路１２１には、ＣＰＵ１０
１に入力されるクロック信号よりも繰り返し周波数の高
いクロック信号を発生するもう１つの発振器３０２から
のクロック信号が入力され、暗号化回路１２１は、その
発振器３０２からの繰り返し周波数の高いクロック信号
に同期して暗号化処理が行なわれる。暗号化処理の詳細
については後述する。
【００５３】上記の２つの発振器３０１、３０２は、相
互に同期したクロック信号を発生するものであり、した
がって、共通の発振源で得られた高速クロックを分周し
て各クロック信号を生成するものであってもよい。
【００５４】また、バスライン１１０の、外部に延びる
部分１１０ａには、複数の外部デバイス、すなわち、こ
の図１に示す例では、液晶表示装置（ＬＣＤ）２０１，
キーボード（ＫＢ）２０２，読出専用メモリ（ＲＯＭ）
２０３，フラッシュＲＯＭ２１１，ランダムアクセスメ
モリ（ＲＡＭ）２１２が接続されている。また、この図
１には、この図１に示すＬＳＩ１０と同一の構成をもつ
もう１つのＬＳＩ等、内部回路１００と同様の暗号化機
構を持つデバイス２１３も接続されており、さらに、Ｃ
ＰＵ１０１で動作するプログラムのデバッグのための逆
暗号化回路２１４も接続されている。デバイス２１３お
よび逆暗号化回路２１４は、それらの説明のためにこの
図１に一緒に示したものであるが、デバイス２１３は、
ＬＳＩ１０と、そのＬＳＩ１０と同様な構成を持つデバ
イス２１３との間で暗号化通信を行なう場合に接続され
るものであり、逆暗号化回路２１４はプログラムのデバ
ッグのためのものであってデバッグ終了後は取り外され
るものである。
【００５５】ここで、ＬＣＤ２０１，ＫＢ２０２，およ
び、この図１に示す実施形態においてはＲＯＭ２０３
も、アドレスおよびデータの双方について暗号化を行な
わない外部デバイスに属し、一方、フラッシュＲＯＭ２
１１およびＲＡＭは、アドレスあるいはデータに関し暗
号化を行なってアクセスする外部デバイスに属する。こ
こでは、フラッシュＲＯＭ２１１は、データのみ暗号化
され、ＲＡＭは、アドレスとデータの双方について暗号
化される。また、デバイス２１３もアドレスおよびデー
タの双方について暗号化されてＬＳＩ１０との間で暗号
化通信が行なわれる。また、逆暗号化回路２１４が接続
されるときは、この逆暗号化回路２１４は、本実施形態
ではアドレスおよびデータの双方について暗号化を行な
わないデバイスに属する。
【００５６】ここで、バスライン１１０は、ＣＰＵ１０
１に接続された部分（この部分のアドレス，データをそ
れぞれＡ１，Ｄ１と表記する）と、暗号化回路１２１と
バスインターフェース１２２とに挟まれた部分（この部
分のアドレス，データをそれぞれＡ２，Ｄ２と表記す
る）と、さらに、ＬＳＩ１０の外部に延びた部分１１０
ａ（この部分のアドレス，データをそれぞれＡ３，Ｄ３
と表記する）とに分かれている。
【００５７】図２は、図１に示す処理装置のメモリマッ
プを示す図である。
【００５８】外部デバイスの１つであるフラッシュＲＯ
Ｍには、複数のアプリケーションプログラムが格納され
ており、内部デバイスの１つである内部メモリにはＯＳ
プログラムが格納されている。また、外部デバイスの１
つであるＲＯＭには、この処理装置の装置構成情報、例
えば接続されている外部デバイスの種類やメモリ容量等
が記録されている。
【００５９】図３は、図１に示す処理装置に電源が投入
されたときに実行される初期化プログラムのフローチャ
ートである。この初期化プログラムは、ＯＳプログラム
の一種として内部メモリ１０２に格納されており、電源
投入時にＣＰＵ１０１で実行される。
【００６０】図３に示す初期化プログラムでは、先ず外
部デバイスの１つであるＲＯＭ２０３に格納された装置
構成情報が読み出され（ステップａ１）、その情報に基
づいて、図２に示すようなメモリマップが作成されると
ともに、そのメモリマップの各エリアについて暗号化パ
ターンが決定される（ステップａ２）。但し、アドレス
もデータも暗号化しないということも、この暗号化パタ
ーンの１つとして含まれている。
【００６１】この初期化プログラムでは、その後、その
他の諸々の初期化処理が行なわれる（ステップａ３）。
【００６２】図１に戻って説明を続行する。
【００６３】ＣＰＵ１０１は、アドレスＡ１およびデー
タＤ１を用いて情報のリード，ライトを行なう。一方外
部デバイスは、暗号化の必要なデバイスであるか暗号化
は不要な（あるいは暗号化は禁止される）デバイスであ
るかに関わらず、アドレスＡ３およびデータＤ３を用い
てアクセスされる。
【００６４】ＣＰＵ１０１は、外部デバイスへのアクセ
スの前に、図２に示すメモリマップ上の、暗号化を行な
いたいエリア（暗号化エリア）の領域情報と各暗号化エ
リアに対する暗号化パターンを、暗号化情報レジスタ１
０３に書き込んでおく。
【００６５】アドレスデコーダ１０４は、アドレスＡ１
を入力するとともに暗号化情報レジスタ１０３から暗号
化を行なうエリアを示す領域情報を受けとって、アクセ
ス対象のデバイスに対し、チップセレクト信号ＣＳ０〜
ＳＣ６を出力するとともに、暗号化回路１２１に対し、
どのデバイスがアクセス対象となっており暗号化が必要
であるか否かを示す暗号化制御信号Ｃｒｐを出力する。
【００６６】暗号化回路１２１は、アドレスデコーダか
ら暗号化制御信号Ｃｒｐを受け取り、暗号化情報レジス
タ１０３に記録されている暗号化パターンの情報を元
に、アドレスＡ１，データＤ１について暗号化を行なう
必要があるときにその暗号化エリアに応じた暗号化を行
ない、アドレスＡ２，データＤ２を出力する。これらの
アドレスＡ２，データＤ２は、バスインタフェース１２
３を経由しアドレスＡ３，データＤ３としてＬＳＩ１０
の外部に出力される。
【００６７】ＣＰＵ１０１からバスインタフェース１２
２には、外部デバイスをアクセス対象としているか否か
を示す外部バスアクセス信号が伝達され、バスインタフ
ェース１２２は、外部デバイスのアクセスが要求されて
いるときは暗号化回路１２１から出力されたアドレスＡ
２，データＤ２を外部のアドレスＡ３，データＤ３とし
て外部に出力し、外部デバイスのアクセス要求がないと
きは、乱数発生回路１２３からの乱数を基に、ダミーの
アドレス，データを生成して、外部のアドレスＡ３，デ
ータＤ３として出力する。このようにダミーのアドレ
ス，データを出力することにより、不正な解析を一層困
難にしている。
【００６８】尚、ここでは、内部から外部へのアドレ
ス，データの変換について述べたが、外部のフラッシュ
メモリ２１１やＲＡＭ２１２，ＲＯＭ２０３等から読み
出されたデータＤ３については、バスインタフェース１
２２はデータＤ２として内部に取り込み、そのデータが
暗号化されたデータであるときは、暗号化回路１２１で
その暗号化に対する復号化が行なわれ、暗号化前のデー
タＤ１として、ＣＰＵ１０１等に伝達される。
【００６９】ここで、本実施形態においては暗号化パタ
ーンとして、アドレスもデータも暗号化しないという暗
号化パターンのほか、例えば、 （１）タイプ１ Ａ３＝Ａ１ ＸＯＲ ｐ１ Ｄ３＝Ｄ１ ＸＯＲ ｐ１ （２）タイプ２ Ａ３＝Ａ１ Ｄ３＝Ａ１＋Ｄ１＋ｐ１ （３）タイプ３ タイプ２の演算結果としてのデータについて、さらにそ
のデータの上位と下位を入れ替えるという暗号化パター
ンが採用される。
【００７０】ここで、上記ｐ１は、例えば乱数等により
得られた適当な定数であり、Ａ ＸＯＲ Ｂは、ＡとＢ
の対応する各ビットごとの排他論理和演算を行なうこと
を意味し、Ａ＋Ｂは、Ａ，Ｂを数値とみたときの加算演
算を意味している。
【００７１】図３を参照して説明したように、電源投入
時の初期化動作において、ＣＰＵ１０１は、外部デバイ
スの１つであるＲＯＭ２０３に格納された装置構成情報
を読み出し、図２に示すようなメモリマップを作成する
とともに、暗号化エリアについて暗号化パターンを決定
するが、ここでは一例として、フラッシュＲＯＭ２１１
については、アドレスについては暗号化は行なわずにデ
ータについてのみ暗号化を行なう、例えば上記の（２）
の暗号化パターンが採用され、ＲＡＭ２１２については
アドレスおよびデータの双方について暗号化を行なう、
例えば上記の（１）の暗号化パターンが採用される。
【００７２】ここで、ＲＡＭ２１２については、上記
（１）のタイプ１の暗号化パターンが採用されているた
め、例えばｐ１＝０ｘ５５５５（０ｘはそれに続く’５
５５５’が１６進数であることを意味する）であるとす
ると、 Ａ３（０ｘ５４５５）＝Ａ１（０ｘ０１００） ＸＯＲ
ｐ１（０ｘ５５５５） Ｄ３（０ｘ５４７６）＝Ｄ１（０ｘ０１２３） ＸＯＲ
ｐ１（０ｘ５５５５） のように、アドレス及びデータとも、もとのアドレス，
データとは全く異なる値となる。
【００７３】また、フラッシュＲＯＭ２１１について
は、上記（２）タイプ２の暗号化パターンが採用されて
おり、ｐ１＝０ｘ５５５５であるとすると、 Ａ３（０ｘ０１００）＝Ａ１（０ｘ０１００） Ｄ３（０ｘ５７７８）＝Ａ１（０ｘ０１００）＋Ｄ１
（０ｘ０１２３）＋ｐ１（０ｘ５５５５） のように、アドレスは変更されず、データについてはも
とのデータとは全く異なる値となる。ここでは、データ
を暗号化するにあたり、アドレスＡ１の関数としている
ため、同一のデータＤ１であってもアドレスＡ１に応じ
て暗号化後のデータＤ３が異なることになり、不正な解
析を一層困難にし、セキュリティの一層の向上が図られ
ている。
【００７４】尚、上記は暗号化パターンの計算上の例を
挙げたものであり、アドレスを暗号化する場合、その暗
号化対象のデバイスのアドレスエリアを越えて他のデバ
イスのアドレスエリアに移らないようにその暗号化のア
ルゴリズム上考慮されている。
【００７５】また、例えば、同一のＲＡＭ２１２であっ
ても、ＣＰＵ１０１で実行されるアプリケーションプロ
グラムに応じてＲＡＭ２１２をアクセスするときの暗号
化パターンを変更してもよい。そのようにメモリエリア
（アクセスされる外部デバイス）に応じて暗号化パター
ンを選択するだけでなく、同一のメモリエリア（同一の
外部デバイス）であっても、アプリケーションプログラ
ムに応じても暗号化パターンを変更すると、バスライン
１１０の、外部に延びた部分１１０ａに出力されるアド
レスやデータが一層複雑に暗号化されたものとなり、不
正な解析がさらに困難となり、セキュリティの一層の向
上が図られる。
【００７６】ここで、ＣＰＵ１０１と暗号化回路１２１
が仮に同一のクロックで動作していると、暗号化回路１
２１では複雑な暗号化演算を行なうことができないこと
になる。例えばＣＰＵ１０１が１クロック毎に外部へア
クセスを行なうとすると暗号化回路１２１は１クロック
以内に暗号化処理を終える必要がある。例えば上述の
（３）のタイプ３の暗号化処理の場合、（２）のタイプ
２の暗号化を行なうのに１クロック分の時間を要し、さ
らに上位と下位を入れ替えるのに１クロック分の時間を
要し、合計２クロック分の時間を要するものとすると、
暗号化回路１２１で１クロック以内に暗号化処理を終え
る必要がある場合、この（３）のタイプ３の暗号化パタ
ーンは採用することができないことになる。
【００７７】図１に示す実施形態の場合、ＣＰＵ１０１
にクロックを供給する発振器３０１よりも高速なクロッ
クを生成する発振器３０２を備え、暗号化回路１２１は
発振器３０２から供給された高速なクロックに同期して
動作するため、複数クロック必要とする、例えば上述の
（３）のタイプ３の暗号化パターンや、さらに複雑な暗
号化パターンを採用することができる。
【００７８】例えばＣＰＵ１０１には、１０ＭＨｚのク
ロックが供給されており、暗号化回路１２１に１００Ｍ
Ｈｚのクロックが供給されていると、暗号化回路では１
０クロックを使って暗号化処理を行なうことができる。
【００７９】また、図１に示す処理装置の内部回路１０
０はＬＳＩ１０の内部に作り込まれたものであり、その
ＬＳＩ１０からは、暗号化回路１２１及びバスインタフ
ェース１２２を経由して暗号化されたアドレスやデータ
が出力され、このままでは、このＬＳＩ１０を用いた製
品を開発する際、ＣＰＵ１０１で実行されるプログラム
のデバッグが極めて困難となる。そこで、図１に示す処
理装置には、逆暗号化回路２１４が接続されている。
【００８０】この逆暗号化回路２１４には、デバッグに
先立って、ＣＰＵ１０１から、暗号化情報レジスタ１０
３に書き込む内容と同様の内容の、暗号化パターン及び
暗号化エリアの情報が書き込まれ、逆暗号化回路２１４
は、その後のデバッグにおいて、前もって書き込まれた
暗号化パターンや暗号化エリアの情報に基づいて、バス
ライン１１０の、外部に延びた部分１１０ａに出力され
た、暗号化されたアドレスやデータを復号化して、暗号
化前のアドレスやデータを復元する。こうすることによ
り、その逆暗号化回路２１４により復元されたアドレス
やデータを例えば計測器でもニタし、ＣＰＵ１０１で実
行されるプログラムのデバッグを容易に行なうことがで
きる。
【００８１】この逆暗号化回路２１４は、このままにし
ておくと、不正な解析を困難にする目的でアドレスやデ
ータを暗号化したことの意味を失うことになるため、別
装置として構成しておいて、デバッグ終了後は取り外さ
れる。あるいは、そこに付けたまま完全に動作不能とし
てもよい。
【００８２】また、図１には、ＬＳＩ１０と同様の暗号
化機構をもつデバイス２１３が接続されている。このよ
うに、このＬＳＩ１０を複数組み合わせると、基板上で
のＬＳＩ同士の暗号化通信を行なうことも可能となる。
【００８３】図４は、本発明の処理装置の第２実施形態
のブロック図である。
【００８４】この図４に示す処理装置５は、ＬＳＩ５０
の内部に組み込まれた内部回路５００とＬＳＩ５０の外
部に外付けされた外部回路６００とから構成されてい
る。ＬＳＩ５０は、本発明の集積回路の一実施形態にも
相当する。
【００８５】ＬＳＩ５０内に作り込まれた内部回路５０
０は、ＣＰＵ５０１、内部メモリ５０２、アドレスバス
スクランブル演算回路５０３、アドレスバススクランブ
ルパターンメモリ５０４、データバススクランブル演算
回路５０５、データバススクランブルパターンメモリ５
０６、およびデコーダ回路５０７を有し、それらはバス
ライン５１０で相互に接続されている。このバスライン
５１０はアドレスバス５１１とデータバス５１２とから
なる。内部回路５００には、その他の内部デバイスも備
えられているから、それらの図示及び説明は省略する。
【００８６】ＬＳＩ１０内に作り込まれた内部回路５０
０の、図４に示す構成要素のうち、ＣＰＵ５０１および
内部メモリ５０２を除く構成要素の複合、すなわち、ア
ドレスバススクランブル演算回路５０３、アドレスバス
スクランブルパターンメモリ５０４、データバススクラ
ンブル演算回路５０５、データバススクランブルパター
ンメモリ５０６、およびデコーダ回路５０７の複合が、
本発明にいう暗号化部の一例に相当する。
【００８７】また、バスラインの、ＬＳＩ５０の外部に
延びた部分には、外部回路６００を構成するＲＡＭ６０
１とフラッシュＲＯＭ６０２が接続されている。
【００８８】内部回路５００を構成する内部メモリ５０
２にはＯＳプログラムが格納されており、また、外部回
路５００を構成するフラッシュＲＯＭ６０２にはアプリ
ケーションプログラムが格納されており、内部回路５０
０のＣＰＵ５０１ではそれら各種のプログラムが実行さ
れる。また、外部回路６００を構成するＲＡＭ６０１に
は、各種のデータが読み書き自在に格納される。
【００８９】また、アドレスバススクランブル演算回路
５０３およびデータバススクランブル演算回路５０５
は、それぞれ、アドレスＡ０〜１５およびデータＤ０〜
７をスクランブル（暗号化）する演算回路であり、アド
レスバススクランブルパターンメモリ５０４およびデー
タバススクランブルパターンメモリ５０６には、それぞ
れアドレスバススクランブル演算回路５０３およびデー
タバススクランブル演算回路５０５におけるスクランブ
ル演算において用いられるスクランブルパターンが格納
されている。これらのアドレスバススクランブルパター
ンメモリ５０４およびデータバススクランブルパターン
メモリ５０６は、不揮発性メモリ等により構成されてお
り、装置の電源が切断されても内容を保持することが可
能であり、また、ＣＰＵ５０１により、スクランブルパ
ターンの書き換えが可能である。
【００９０】本実施形態では、アドレスバススクランブ
ル演算回路５０３およびデータバススクランブル演算回
路５０５のいずれにも、排他的論理和回路が採用されて
いる。
【００９１】図５は、排他的論理和回路を示す図であ
る。
【００９２】図５に示す排他的論理和回路（図４に示す
アドレスバススクランブル演算回路５０３あるいはデー
タバススクランブル演算回路５０６）には、バスライン
５１０を経由して入力ＩＮ（アドレスＡ０〜１５あるい
はデータＤ０〜７）が入力されるとともに、アドレスバ
ススクランブルパターンメモリ５０４あるいはデータバ
ススクランブルパターンメモリ５０６から、スクランブ
ルパターンＳＰ（ＳＰＡ０〜１５あるいはＳＰＤ０〜
７）が入力され、出力ＯＵＴ（ＳＡ０〜１５あるいはＳ
Ｐ０〜７）として、 ＯＵＴ＝ＩＮ ＸＯＲ ＳＰ …（１） 但し、ＸＯＲは排他的論理和を表わすが出力される。
【００９３】ここで、スクランブルパターンＳＰを全ビ
ットとも０にすることにより、スクランブルを禁止する
ことができ、また一部のビットを０にすることにより、
対応するビットのスクランブルを禁止することができ
る。例えば１６ビットのスクランブルパターンＳＰのう
ち下位４ビットを常に０にすると、下位４ビットについ
てはスクランブル（暗号化）が行なわれないことにな
る。
【００９４】本実施形態におけるアドレスバススクラン
ブル演算回路５０３およびデータバススクランブル演算
回路５０５（以下、これらを総称するときは、単に、ス
クランブル演算回路と称する）には、上記（１）式に基
づく演算を行なう排他的論理和回路が採用されている
が、以下に、スクランブル演算回路として採用すること
のできる各種の回路構成を例示しておく。
【００９５】図６〜図９は、スクランブル演算回路とし
て採用することのできる各回路構成を示した図である。
【００９６】図６に示すスクランブル演算回路には、加
算回路が採用されており、ここでは ＯＵＴ＝ＩＮ＋ＳＰ …（２） の演算が行なわれる。
【００９７】図７には、加算回路と排他的論理和回路が
示されており、ここでは、 ＯＵＴ＝（ＩＮ＋ＳＰ１） ＸＯＲ ＳＰ２ …（３） 但し、ＳＰ１，ＳＰ２は、相互に異なる、あるいは同一
の２つのスクランブルパターンである。の演算が行なわ
れる。
【００９８】また、図８には、排他的論理和回路とビッ
ト入換回路が示されており、ここでは、 ＯＵＴ＝（ＩＮ ＸＯＲ ＳＰ）m …（４） （排他的論理和演算を行なった後上位と下位のビットを
ｍビット分入れ換える）の演算が行なわれる。
【００９９】さらに、図９には、加算回路と排他的論理
和回路が示されており、ここでは、 ＯＵＴ＝（ＩＮ（データ）＋ＩＮ（アドレス）） ＸＯＲ ＳＰ …（５） 但し、ＩＮ（データ）は、データバス上のデータ、ＩＮ
（アドレス）はアドレスバス上のアドレスである。の演
算が行なわれる。但し、この（５）式に基づく演算は、
データバススクランブル演算回路５０５として採用可能
なものであり、データをスクランブルするにあたりアド
レスを用いると、不正な解析が一層困難な、極めて複雑
なスクランブルが行なわれることになる。
【０１００】図１０、図１１は、特定のビットのみスク
ランブルをかけるためのマスクパターンが付加されたス
クランブル演算回路の各例を示す図である。
【０１０１】図１０に示すスクランブル演算回路は、１
つの反転回路と、２つの論理積回路と、１つの加算回路
とからなり、この回路の場合、 ＯＵＴ＝（ＩＮ ａｎｄ Ｍ）＋ＳＰ＋（ＩＮ ａｎｄ（ｎｏｔ Ｍ）） …（６） の演算が行なわれる。
【０１０２】ここで、Ｍはマスクパターンを表わし、そ
のマスクパターンＭの中の、０が設定されたビットにつ
いては、スクランブルは行なわれない。例えば、１６ビ
ットのうち下位４ビットのスクランブルを禁止するとき
は、マスクパターンＭとして０ｘＦＦＦ０が設定され
る。
【０１０３】また、図１１に示すスクランブル演算回路
は、１つの反転回路、２つの論理積回路、２つの加算回
路、および１つの排他的論理和回路が図１１に示すよう
に接続されたものであり、ここでは、 ＯＵＴ＝（（（ＩＮ ａｎｄ Ｍ）＋ＳＰ１） ＸＯＲ ＳＰ２） ＋（ＩＮ ａｎｄ（ｎｏｔ Ｍ）） …（７） の演算が行なわれる。
【０１０４】以上例示したように、スクランブル演算回
路として様々な演算回路を採用することができる。
【０１０５】図１２は、図４に示す第２実施形態の処理
装置５におけるアドレスマップである。
【０１０６】図４には、代表的にＲＡＭは１つのみ示し
たが、実際にはワークＲＡＭとバックアップＲＡＭを備
えており、ワークＲＡＭには、０ｘ０００００〜０ｘ０
ＦＦＦＦのアドレス領域（ワークＲＡＭ領域）が割り当
てられており、バックアップＲＡＭには、装置の電源が
切断された状態であっても電池等によりバックアップさ
れ、その内容が保持されている。
【０１０７】また、０ｘ２００００〜０ｘ２ＦＦＦＦは
ＩＯ領域、０ｘ３００００〜０ｘ３ＦＦＦＦはフラッシ
ュＲＯＭ領域である。フラッシュＲＯＭには、各種のア
プリケーションプログラムが格納されている。図４に示
すアドレスバススクランブルパターンメモリ５０４およ
びデータバススクランブルパターンメモリ５０６は、Ｉ
Ｏ領域（０ｘ２ＸＸＸＸの領域）に割り当てられてい
る。
【０１０８】ここで、図４に示すデコーダ回路は、アド
レスＡ４〜１９に基づいて、表１の真理値表に従って、
データバススクランブルパターンメモリ５０６のライト
イネーブル信号＊ＷＥＰＭＤおよびアドレスバススクラ
ンブルパターンメモリ５０４のライトイネーブル信号＊
ＷＥＰＭＡを出力する。
【０１０９】
【表１】
【０１１０】この表１は、０ｘ２０００Ｘのときにデー
タバススクランブルパターンメモリ５０６を書込み可能
状態（＊ＷＥＰＭＤ＝０）とし、０ｘ２００１Ｘのとき
にアドレスバススクランブルパターンメモリ５０４を書
込み可能状態（＊ＷＥＰＭＡ＝０）とすることを意味し
ている。
【０１１１】図１３は、データバススクランブルパター
ンメモリ５０６の構成を示す図である。このデータバス
スクランブルパターンメモリ５０６は、２つのデコーダ
（デコーダ１とデコーダ２）と、４つのデータラッチ
（データラッチ０〜３）で構成されている。データラッ
チ０〜３は、それぞれ、ワークＲＡＭ，バックアップＲ
ＡＭ，ＩＯ，フラッシュＲＯＭのデータをスクランブル
するための各スクランブルパターンの格納領域であり、
後に示す表４にあるように、それぞれ、アドレス０ｘ２
０００，０ｘ２００１，０ｘ２００２，０ｘ２００３が
割り当てられている。
【０１１２】デコーダ１は、各データラッチ０〜３に格
納されている各スクランブルパターンを選択的に出力さ
せるための各アウトプットイネーブル信号＊ＯＥ０〜＊
ＯＥ３を生成する回路であり、表２の真理値表に示す論
理構成となっている。
【０１１３】
【表２】
【０１１４】また、デコーダ２は、各データラッチ０〜
３に新たなスクランブルパターンを書き込むための各ラ
イトイネーブル信号＊ＷＥ０〜＊ＷＥ３を生成する回路
であり、表３の真理値表に示す論理構成となっている。
【０１１５】
【表３】
【０１１６】データラッチ０〜３は、各々に対応するラ
イトイネーブル信号＊ＷＥ０〜３が０になると、そのタ
イミングでデータバス５１２に出力されているＤ０〜７
のデータを記憶し、また、各々に対応するアウトプット
イネーブル信号＊ＯＥ０〜３が０になると記憶している
スクランブルパターンをＳＰＤ０〜７のデータとして出
力する。ここで、アウトプットイネーブル信号＊ＯＥ０
〜３の全てが１の場合は、ＳＰＤ０〜７のデータは全て
のビットが０となる。
【０１１７】ここで、本実施形態では、データバス５１
２上のデータは８ビット幅（Ｄ０〜７）であるのに対
し、アドレスバス５１１は、スクランブルとは無関係の
拡張ビットＳＡ１６〜１９を除き１６ビット幅（Ａ０〜
Ａ１５）である。図１３にはデータバススクランブルパ
ターンメモリ５０６の構成を示したが、アドレスバスス
クランブルパターンメモリ５０４は、データと比べてア
ドレスのビット幅が広いことに伴い、図１３に示すデー
タラッチ０〜３がそれぞれ２バイト構成になり、各デー
タラッチを選択するためのアドレスがＡ０〜３の４ビッ
ト（図１３に示すデータバススクランブルパターンメモ
リ５０６の場合はデータラッチを選択するためのアドレ
スはＡ０〜１の２ビットである）となることを除き、構
成としては図１３に示すデータバススクランブルパター
ンメモリ５０６の構成と同様であり、アドレスバススク
ランブルパターンメモリ５０４の図示及びこれ以上の説
明は省略する。
【０１１８】本実施形態では、データバススクランブル
パターンメモリ５０６の各データラッチ０〜３およびア
ドレスバススクランブルパターンメモリ５０４の各デー
タラッチには、表４に示すアドレスが割り当てられてお
り、各アドレスにそれらの各アドレスに対応するスクラ
ンブルの各対象領域についてスクランブルを実行するた
めのスクランブルパターンが書き込まれ、ＣＰＵ５０１
から出力されるアドレス情報（Ａ０〜１９）に従って、
各データラッチに書き込まれているスクランブルパター
ンがスクランブル演算回路に向けて出力される。
【０１１９】
【表４】
【０１２０】表５は、本実施形態におけるパターンメモ
リの設定例を示す表である。
【０１２１】
【表５】
【０１２２】本実施形態で採用されているＲＡＭは、下
位４ビットについて連続したアドレスでアクセスした場
合に高速なアクセスが可能な素子であり、したがって表
５に示すように、ＲＡＭのアドレスバススクランブルパ
ターンの下位４ビットは０（スクランブルを行なわない
ことを意味する）に設定されており、ＣＰＵからの連続
したメモリアクセスの場合の高速なアクセス速度を保証
している。
【０１２３】また、ＩＯ空間はスクランブルを禁止する
ために、全てのビットが０に設定されている。
【０１２４】図１４は、図４に示す処理装置における、
電源投入時およびリセット時に動作するプログラムの一
部を示した図である。
【０１２５】ここでは、１６ビットの乱数ＲＡと８ビッ
トの乱数ＲＤが生成され（ステップｂ１，ｂ２）、１６
ビットの乱数ＲＡと０ｘＦＦＦ０との論理積演算結果が
アドレス０ｘ２０００８〜９に書き込まれ（（ステップ
ｂ３）、８ビットの乱数ＲＤがアドレス０ｘ２００００
に書き込まれる。表４に示すようにアドレス０ｘ２００
０８〜９はワークＲＡＭ用のアドレスバススクランブル
パターンの格納領域、アドレス０ｘ２００００はワーク
ＲＡＭ用のデータバススクランブルパターンの格納領域
である。
【０１２６】すなわち、ここでは、電源投入あるいはリ
セットのたびにワークＲＡＭのスクランブルパターンが
変更されることになり、このことも、外部からの不正な
解析を一層困難にするのに役立っている。
【０１２７】尚、バックアップＲＡＭやフラッシュＲＯ
Ｍについては、そこに格納されたデータやプログラムの
一貫性が必要なため、あらかじめ定められたスクランブ
ルパターンがそのまま保持され、電源の再投入やリセッ
トが行なわれても、スクランブルパターンは変更されな
い。
【０１２８】フラッシュＲＯＭについては、工場での書
込み時にはスクランブルをかけないでおくことも可能で
ある。その場合、出荷後の最初の電源投入時に、以下の
手順によりスクランブルがかけられる。
【０１２９】図１５は、電源投入時に動作するプログラ
ムの、フラッシュＲＯＭのスクランブルの部分を示すフ
ローチャートである。
【０１３０】ここでは、先ず、フラッシュＲＯＭの内容
がスクランブルされたものであるか否かを示すスクラン
ブル有無フラグがチェックされる。このスクランブル有
無フラグはバックアップＲＡＭの所定の番地に格納され
ており、工場での書込み時に、このスクランブル有無フ
ラグは‘無’に設定される。
【０１３１】このスクランブル有無フラグの確認は、フ
ラッシュＲＯＭの内容が既にスクランブル済であるか否
かの判定のためであり、スクランブル有無フラグを設定
する代わりに、フラッシュＲＯＭに対応するスクランブ
ルパターンを読み出し、そのスクランブルパターンの全
ビットが０であることをもって、未だスクランブルが行
なわれていないものと判定してもよい。
【０１３２】ステップｃ１でスクランブル有無フラグが
スクランブル‘無’に設定されていると判定されると、
ステップｃ２に進み、フラッシュＲＯＭの内容がＲＡＭ
にコピーされる。このフラッシュＲＯＭの一部には、以
下の処理を行なうためのプログラムが書込まれている。
【０１３３】次いで、ＲＡＭにコピーされたプログラム
のうち、以下の処理を行なうためのプログラムに制御が
移され、フラッシュＲＯＭが消去され（ステップｃ
４）、１６ビットの乱数ＲＡと８ビットの乱数ＲＤが生
成され（ステップｃ５，ｃ６）、１６ビットの乱数ＲＡ
がフラッシュＲＯＭのアドレススクランブルパターンと
してアドレス０ｘ２０００Ｅ〜Ｆに書き込まれるととも
に８ビットの乱数ＲＤがフラッシュＲＯＭのデータスク
ランブルパターンとしてアドレス０ｘ２０００３に書き
込まれる（表４を参照；ステップｃ７，ｃ８）。
【０１３４】次に、ステップｃ２でＲＡＭにコピーされ
たプログラムが、アドレス０ｘ２０００Ｅ〜Ｆおよびア
ドレス０ｘ２０００３に書き込まれたアドレススクラン
ブルパターンおよびデータスクランブルパターンでスク
ランブルされてフラッシュＲＯＭに書き戻され（ステッ
プｃ９）、フラッシュＲＯＭスクランブル有無フラグが
‘有’に変更される（ステップｃ１０）。
【０１３５】こうすることにより、フラッシュＲＯＭの
内容が最初の電源投入時にスクランブルされることにな
る。
【０１３６】また、工場出荷時には特定のスクランブル
パターンでスクランブルしておいて、最初の電源投入時
に別のスクランブルパターンでスクランブルし直すよう
にしてもよい。この場合、工場出荷時にスクランブルさ
れた内容を元に戻すための逆スクランブルパターン（こ
こではスクランブルパターンを参照することによって元
に戻すことができるためスクランブルパターンそのもの
である）は、スクランブルパターンメモリに書き込んで
おくこともでき、フラッシュＲＯＭ内に書き込んでおい
てもよい。フラッシュＲＯＭ内に書き込んでおくと、工
場出荷時点ではスクランブルパターンメモリについて電
池等でバックアップしておく必要がないという利点があ
る。
【０１３７】図１６は、フラッシュＲＯＭに、あらかじ
めスクランブルされたプログラムが書き込まれており、
かつそのスクランブルを元に戻すのに必要なスクランブ
ルパターンがフラッシュＲＯＭ内に格納されて出荷され
たときの、電源投入時に動作するプログラムの、フラッ
シュＲＯＭのスクランブルの部分を示すフローチャート
である。このプログラムは、図１５に示すプログラムに
代えて実行されるプログラムである。
【０１３８】ステップｄ１では、工場出荷前のスクラン
ブルを除き、フラッシュＲＯＭが既にスクランブルされ
たか否かを示すスクランブル有無フラグが参照される。
工場出荷前のスクランブルを除き、未だ一度もスクラン
ブルされていないときはステップｄ２〜ｄ１２の各ステ
ップが実行される。
【０１３９】ステップｄ２，ｄ３では、フラッシュＲＯ
Ｍに格納されている、アドレスバススクランブルパター
ンＳＰＡ０およびデータバススクランブルパターンＳＰ
Ｄ０がそれぞれアドレス０ｘ２０００Ｅ〜Ｆおよびアド
レス０ｘ２０００３に書き込まれる（表４参照）。
【０１４０】次にステップｄ４において、フラッシュＲ
ＯＭの内容がスクランブルパターンＳＰＡ０，ＳＰＤ０
に基づいてスクランブルされる前の状態に戻されてＲＡ
Ｍにコピーされる。
【０１４１】その後の各ステップｄ５〜ｄ１２は、図１
５の各ステップｃ３〜ｃ１０とそれぞれ同一であり、重
複説明は省略する。
【０１４２】この図１６に示すプログラムの実行によ
り、フラッシュＲＯＭの内容が、最初の電源投入時に新
たに生成した乱数ＲＡ，ＲＢをアドレススクランブルパ
ターン，データスクランブルパターンとして再度スクラ
ンブルされ、その後はそのスクランブルされた状態が保
持される。
【０１４３】ここで、上記の例は、スクランブルパター
ンがフラッシュＲＯＭに書き込まれた例であるが、例え
ばフラッシュＲＯＭの内容を、工場出荷前に、個々の製
品毎に別々のスクランブルパターンでスクランブルして
おき、そのスクランブルを解除するための逆スクランブ
ルパターンを特定の暗号処理により暗号化して、バック
アップＲＡＭ等、フラッシュＲＯＭとは別の領域に書き
込んでおいてもよい。そのときはその暗号化されたスク
ランブルパターンを暗号化前のスクランブルパターンに
戻すための復号処理の手続も、ＬＳＩ５０の内部のいず
れかの領域に埋め込まれる。
【０１４４】上記の暗号処理としては、例えば公開鍵暗
号方式（例えばＲＡＳ等）を用いることができる。すな
わち、公開鍵（Ｋｐｂ）で暗号化された逆スクランブル
パターンをフラッシュＲＯＭあるいは他のメモリに書き
込んでおき、その暗号化されたスクランブルパターンを
ＬＳＩ５０内のいずれかの領域に埋め込んでおいた秘密
鍵（Ｋｐｖ）で復号する。このようなシステムの場合、
同一仕様のＬＳＩ５０を複数の会社で使用した場合であ
っても、各会社に公開鍵のみを渡し、秘密鍵は伏せてお
くことにおり、会社間のセキュリティが確保できる。
【０１４５】図１７は、フラッシュＲＯＭについて工場
出荷前にスクランブルしておき、そのスクランブルを解
除するためのスクランブルパターンを公開鍵Ｋｐｂによ
り暗号化してバックアップＲＡＭに格納し、その状態で
出荷された後の電源投入時に動作するプログラムの、フ
ラッシュＲＯＭのスクランブルの部分を示すフローチャ
ートである。
【０１４６】ステップｅ２，ｅ３では、バックアップＲ
ＡＭより、公開鍵で暗号化された状態のアドレスバスス
クランブルパターンＫｐｂ（ＳＰＡ０）が読み出され、
ＬＳＩの内部に埋め込まれた秘密鍵Ｋｐｖにより復号化
されて平文のアドレスバススクランブルパターンＳＰＡ
０が取り出される。
【０１４７】また、ステップｅ４，ｅ５では、バックア
ップＲＡＭより、公開鍵で暗号化された状態のデータバ
ススクランブルパターンＫｐｂ（ＳＰＤ０）が読み出さ
れ、ＬＳＩの内部に埋め込まれた秘密鍵Ｋｐｖにより復
号化されて平文のデータバススクランブルパターンが取
り出される。
【０１４８】ステップｅ６，ｅ７では、上記のようにし
て得られた平文のアドレスバススクランブルパターンＳ
ＰＡ０および平文のデータバススクランブルパターンＳ
ＰＤ０が、それぞれ、アドレス０ｘ２０００Ｅ〜Ｆおよ
びアドレス０ｘ２０００３に書き込まれる（表４参
照）。
【０１４９】その後の各ステップｅ８〜ｅ１６は、図１
６の各ステップｄ４〜ｄ１２とそれぞれ同一であり、重
複説明は省略する。
【０１５０】図１８は、本発明の処理装置の第３実施形
態のブロック図である。
【０１５１】図４に示す第２実施形態からの相違点につ
いて説明する。
【０１５２】この第３実施形態では、外部回路６００
に、図４の第２実施形態と同様のＲＡＭ６０１およびフ
ラッシュＲＯＭ６０２が備えられているほか、さらに通
信制御回路６０３が備えられている。
【０１５３】この通信制御回路６０３は通信回路網８０
０を介して鍵管理センター７００と接続されている。フ
ラッシュＲＯＭ６０２には、工場出荷前にスクランブル
された状態のプログラムが格納されており、最初の電源
投入時に、鍵管理センター７００から、通信回路網８０
０を経由して、暗復号化されたスクランブルパターンを
受け取るように構成されている。
【０１５４】図１９は、図１８に示す処理装置における
電源投入時に実行されるプログラムの、フラッシュＲＯ
Ｍのスクランブルに関する部分のフローチャートであ
る。
【０１５５】図１９のステップｆ１は、図１７のステッ
プｅ１と同じである。
【０１５６】ステップｆ２では鍵管理センターへの接続
が行なわれ、ステップｆ３では、鍵管理センターから、
公開鍵Ｋｐｂで暗号化された形式のアドレスバススクラ
ンブルパターンｋｐｂ（ＳＰＡ０）およびデータバスス
クランブルパターンＫｐｂ（ＳＰＤ０）がダウンロード
される。
【０１５７】ステップｆ４，ｆ５では、ＬＳＩに埋め込
まれた秘密鍵Ｋｐｖにより、暗号化された状態のアドレ
スバススクランブルパターンＫｐｂ（ＳＰＡ０）および
暗号化された状態のデータバススクランブルパターンＫ
ｐｂ（ＳＰＤ０）がそれぞれ復号化されて、平文のアド
レスバススクランブルパターンＳＰＡ０およびデータバ
ススクランブルパターンＳＰＤ０が取り出される。
【０１５８】それ以降の各ステップｆ６〜ｆ１６は図１
７の各ステップｅ６〜ｅ１６とそれぞれ同一であり、重
複説明は省略する。
【０１５９】このように、通信により鍵管理センター等
の外部からスクランブルパターンの入手を可能とするこ
とにより、システムの柔軟性が確保される。
【０１６０】図２０は、本発明の処理装置の第４実施形
態のブロック図である。
【０１６１】図４に示す第２実施形態との相違点につい
て説明する。
【０１６２】図２０に示す第４実施形態では、外部回路
６００に、図４の第２実施形態の場合と同様のＲＡＭ６
０１およびラッシュＲＯＭ６０２が備えられているほ
か、タンパ検出スイッチ６０４が備えられており、さら
にバックアップ用電池６０５が明示的に示されている。
【０１６３】アドレスバススクランブルパターンメモリ
５０４およびデータバススクランブルパターンメモリ５
０６は、電源が切断された状態においてもバックアップ
用電池６０５からの電力によりその内容が消去されない
ようバックアップされている。
【０１６４】ここで、この処理装置５が不正に開けられ
た場合にタンパ検出スイッチ６０４が働き、バックアッ
プ用電池６０５からの電力供給経路が遮断され、アドレ
スバススクランブルパターンメモリ５０４およびデータ
バススクランブルパターンメモリ５０６に格納されてい
たアドレスバススクランブルパターンおよびデータバス
スクランブルパターンが消去され、この処理装置の動作
が不能となる。こうすることにより、不正な解析がさら
に確実に防止される。
【０１６５】尚、上記の各実施形態では、１つのＬＳＩ
の内部に作り込まれた回路を内部回路、そのＬＳＩの外
部に外付けされたデバイスの集合を外部回路と称してい
るが、内部回路は必ずしも１つのＬＳＩに搭載されたも
のである必要はなく、例えば複数のＬＳＩに分散して搭
載されてそれら複数のＬＳＩが１つの集積回路パッケー
ジ内にパッケージされ、あるいは、それら複数のＬＳＩ
が一体にモールドされたものである場合に、それら複数
のＬＳＩに分散して搭載された回路全体を内部回路と称
してもよい。
【０１６６】以下、本発明の各種態様を付記する。
【０１６７】（付記１） プログラムを実行するＣＰＵ
と、各所定の作用を成す１つ以上の内部デバイスと、前
記ＣＰＵと前記内部デバイスとを結ぶとともに外部にま
で延びアドレスおよびデータを伝達するバスラインとを
含む内部回路、および前記バスラインの外部に延びた部
分に外付けされた、各所定の作用を成す１つ以上の外部
デバイスを含む外部回路を備え、前記内部回路が、前記
バスラインの、外部への出入口に介在し、該バスライン
上のアドレスおよびデータを、前記１つ以上の外部デバ
イス全体に割り当てられたアドレス空間を複数に分けた
各領域に応じた各暗号化パターンで暗号化する暗号化部
を含むものであることを特徴とする処理装置。
【０１６８】（付記２） 前記暗号化部で採用される暗
号化パターンには、アドレスおよびデータの双方とも暗
号化しないことを１つの暗号化パターンとして含むもの
であることを特徴とする付記１記載の処理装置。
【０１６９】（付記３） 前記外部回路が複数の外部デ
バイスを含むものであり、前記暗号化部は、前記複数の
外部デバイスそれぞれに応じた暗号化パターンで暗号化
するものであることを特徴とする付記１記載の処理装
置。
【０１７０】（付記４） 前記暗号化部は、前記外部回
路がアクセスされていないタイミングで、前記バスライ
ンの、外部に延びた部分に、ダミーのアドレスおよびデ
ータを出力するものであることを特徴とする付記１記載
の処理装置。
【０１７１】（付記５） 前記ＣＰＵは、クロックの供
給を受け供給されたクロックに同期してプログラムを実
行するものであるとともに、前記暗号化部も、クロック
の供給を受け供給されたクロックに同期して暗号化を行
なうものであって、前記暗号化部に、前記ＣＰＵに供給
されるクロックよりも高速なクロックを供給するクロッ
ク供給部を備えたことを特徴とする付記１記載の処理装
置。
【０１７２】（付記６） 前記外部回路の構成を認識
し、その構成に応じて、前記暗号化部における暗号化パ
ターンを決定する暗号化パターン決定手段を有すること
を特徴とする付記１記載の処理装置。
【０１７３】（付記７） 前記暗号化部は、前記バスラ
イン上のアドレスおよびデータを、前記１つ以上の外部
デバイス全体に割り当てられたアドレス空間を複数に分
けた各領域に応じるとともに前記ＣＰＵで実行されるア
プリケーションプログラムにも応じた暗号化パターンで
暗号化するものであることを特徴とする付記１記載の処
理装置。
【０１７４】（付記８） 前記バスラインの、外部に延
びた部分に接続され、該バスライン上の暗号化されたア
ドレスおよびデータを暗号化前のアドレスおよびデータ
に戻す逆暗号化部を備えたことを特徴とする付記１記載
の処理装置。
【０１７５】（付記９） 前記１つ以上の外部デバイス
全体に割り当てられたアドレス空間を複数に分けた複数
の領域のうちのいずれかの領域について、所定の初期化
動作の都度暗号化パターンを変更する暗号化パターン変
更手段を有することを特徴とする付記１記載の処理装
置。
【０１７６】（付記１０） 前記暗号化部は、前記１つ
以上の外部デバイス全体に割り当てられたアドレス空間
を複数に分けた複数の領域のうちのいずれかの領域につ
いて、暗号化後のデータがアドレスに応じて変化する暗
号化パターンを採用して、データを暗号化するものであ
ることを特徴とする付記１記載の処理装置。
【０１７７】（付記１１） プログラムを実行するＣＰ
Ｕと、各所定の作用を成す１つ以上の内部デバイスと、
前記ＣＰＵと前記内部デバイスとを結ぶとともに外部に
まで延びアドレスおよびデータを伝達するバスラインと
を含む内部回路、および前記バスラインの、外部に延び
た部分に外付けされた、情報を記憶するメモリを含む外
部回路を備え、前記内部回路が、前記メモリに記憶され
た情報のうちの少なくとも一部の情報を、所定の初期化
動作で暗号化して書き換える情報書換手段を有するもの
であることを特徴とする処理装置。
【０１７８】（付記１２） 前記所定の初期化動作が、
最初の電源投入時の初期化動作であることを特徴とする
付記１記載の処理装置。
【０１７９】（付記１３） 前記情報書換手段は、乱数
を発生させ、発生させた乱数を用いた暗号化パターンを
採用して暗号化を行なうものであることを特徴とする付
記１１記載の処理装置。
【０１８０】（付記１４） 前記メモリに記憶された情
報のうちの少なくとも一部の情報が、前記所定の初期化
動作を実行する以前において既に暗号化されたものであ
って、前記情報書換手段は、該少なくとも一部の情報を
一旦暗号化前の情報に戻し異なる暗号化パターンを採用
して再度暗号化を行なって書き換えるものであることを
特徴とする付記１１記載の処理装置。
【０１８１】（付記１５） 前記少なくとも一部の情報
を暗号化前の情報に戻すための復号化情報が前記メモリ
に記憶されてなるものであって、前記情報書換手段は、
該少なくとも一部の情報を、該復号化情報を用いて一旦
暗号化前の情報に戻すものであることを特徴とする付記
１４記載の処理装置。
【０１８２】（付記１６） 前記少なくとも一部の情報
が公開鍵により暗号化されたものであるとともに、この
処理装置は秘密鍵が埋め込まれてなるものであって、前
記情報書換手段は、該少なくとも一部の情報を該秘密鍵
を用いて一旦暗号化前の情報に戻すものであることを特
徴とする付記１４記載の処理装置。
【０１８３】（付記１７） 前記少なくとも一部の情報
を暗号化前の情報に戻すための、暗号化された形式の復
号化情報を外部より取得する情報取得部を備え、前記情
報書換手段は、前記情報取得部で取得された、暗号化さ
れた形式の復号化情報を復号化して平文の復号化情報を
取り出しこの平文の復号化情報を用いて該少なくとも一
部の情報を一旦暗号化前の情報に戻すものであることを
特徴とする付記１４記載の処理装置。
【０１８４】（付記１８） 前記内部回路が前記暗号化
部で採用される暗号化パターンを保持してなるものであ
って、タンパ検出を行なうタンパ検出部を備えるととも
に、前記タンパ検出部によるタンパ検出を受けて前記内
部回路内に保持されていた暗号化パターンを破壊する情
報破壊手段を備えたことを特徴とする付記１又は１１記
載の処理装置。
【０１８５】（付記１９） プログラムを実行するＣＰ
Ｕと、各所定の作用を成す１つ以上の内部デバイスと、
前記ＣＰＵと前記内部デバイスとを結ぶとともに外部に
まで延びて、外部に延びた部分に、各所定の作用を成す
１つ以上の外部デバイスが外付けされる、アドレスおよ
びデータを伝達するバスラインと、該バスラインの、外
部への出入口に介在し、該バスライン上のアドレスおよ
びデータを、該バスラインの、外部に延びた部分に外付
けされた１つ以上の外部デバイス全体に割り当てられた
空間を複数に分けた各領域に応じた各暗号化パターンで
暗号化する暗号化部とが搭載されてなることを特徴とす
る集積回路。
【０１８６】（付記２０） 前記暗号化部で採用される
暗号化パターンには、アドレスおよびデータの双方とも
暗号化しないことを１つの暗号化パターンとして含むも
のであることを特徴とする付記１８記載の集積回路。
【０１８７】（付記２１） 前記バスラインの、外部に
延びた部分に、複数の外部デバイスが外付けされた場合
に、前記暗号化部は、前記複数の外部デバイスそれぞれ
に応じた暗号化パターンで暗号化するものであることを
特徴とする付記１９記載の集積回路。
【０１８８】（付記２２） 前記暗号化部は、前記外部
回路がアクセスされていないタイミングで、前記バスラ
インの、外部に延びた部分に、ダミーのアドレスおよび
データを出力するものであることを特徴とする付記１９
記載の集積回路。
【０１８９】（付記２３） 前記ＣＰＵは、クロックの
供給を受け供給されたクロックに同期してプログラムを
実行するものであるとともに、前記暗号化部も、クロッ
クの供給を受け供給されたクロックに同期して暗号化を
行なうものであって、前記暗号化部は、前記ＣＰＵが動
作するクロックよりも高速なクロックで動作するもので
あることを特徴とする付記１９記載の集積回路。
【０１９０】（付記２４） 前記外部回路の構成を認識
し、その構成に応じて、前記暗号化部における暗号化パ
ターンを決定する暗号化パターン決定手段を有すること
を特徴とする付記１９記載の集積回路。
【０１９１】（付記２５） 前記暗号化部は、前記バス
ラインの、アドレスおよびデータを前記１つ以上の外部
デバイス全体に割り当てられたアドレス空間を複数に分
けた各領域に応じるとともに前記ＣＰＵで実行されるア
プリケーションプログラムにも応じた暗号化パターンで
暗号化するものであることを特徴とする付記１９記載の
集積回路。
【０１９２】（付記２６） 前記１つ以上の外部デバイ
ス全体に割り当てられたアドレス空間を複数に分けた複
数の領域のうちのいずれかの領域について、所定の初期
化動作の都度暗号化パターンを変更する暗号化パターン
変更手段を有することを特徴とする付記１９記載の集積
回路。
【０１９３】（付記２７） 前記暗号化部は、前記１つ
以上の外部デバイス全体に割り当てられたアドレス空間
を複数に分けた複数の領域のうちのいずれかの領域につ
いて、暗号化後のデータがアドレスに応じて変化する暗
号化パターンを採用して、データを暗号化するものであ
ることを特徴とする付記１９記載の集積回路。
【０１９４】（付記２８） プログラムを実行するＣＰ
Ｕと、各所定の作用を成す１つ以上の内部デバイスと、
前記ＣＰＵと前記内部デバイスとを結ぶとともに外部に
まで延びて、外部に延びた部分に、情報を記憶するメモ
リが外付けされる、アドレスおよびデータを伝達するバ
スラインとを備えるとともに、前記メモリに記憶された
情報のうちの少なくとも一部の情報を、所定の初期化動
作で暗号化して書き換える情報書換手段を有するもので
あることを特徴とする集積回路。
【０１９５】（付記２９） 前記所定の初期化動作が、
最初の電源投入時の初期化動作であることを特徴とする
付記２８記載の集積回路。
【０１９６】（付記３０） 前記情報書換手段は、乱数
を発生させ、発生させた乱数を用いた暗号化パターンを
採用して暗号化を行なうものであることを特徴とする付
記２８記載の集積回路。
【０１９７】（付記３１） 前記メモリに記憶された情
報のうちの少なくとも一部の情報が、前記所定の初期化
動作を実行する以前において既に暗号化されたものであ
って、前記情報書換手段は、該少なくとも一部の情報を
一旦暗号化前の情報に戻し異なる暗号化パターンを採用
して再度暗号化を行なって書き換えるものであることを
特徴とする付記２８記載の集積回路。
【０１９８】（付記３２） 前記少なくとも一部の情報
を暗号化前の情報に戻すための復号化情報が前記メモリ
に記憶されてなるものであって、前記情報書換手段は、
該少なくとも一部の情報を、該復号化情報を用いて一旦
暗号化前の情報に戻すものであることを特徴とする付記
３１記載の集積回路。
【０１９９】（付記３３） 前記少なくとも一部の情報
が公開鍵により暗号化されたものであるとともに、この
集積回路は秘密鍵が埋め込まれてなるものであって、前
記情報書換手段は、該少なくとも一部の情報を該秘密鍵
を用いて一旦暗号化前の情報に戻すものであることを特
徴とする付記３１記載の集積回路。
【０２００】（付記３４） 前記少なくとも一部の情報
を暗号化前の情報に戻すための、暗号化された形式の暗
号化情報を外部より取得する情報取得部を備え、前記情
報書換手段は、前記情報取得部で取得された、暗号化さ
れた形式の復号化情報を復号化して平文の復号化情報を
取り出しこの平文の復号化情報を用いて該少なくとも一
部の情報を一旦暗号化前の情報に戻すものであることを
特徴とする付記３１記載の集積回路。
【０２０１】
【発明の効果】以上、説明したように、本発明によれ
ば、外付けされたデバイスにプログラムやデータ等を記
憶させても、それらを第３者による不正なリバースエン
ジニアリング等の行為から守る事ができ、従来よりも高
いセキュリティを保つことができる。
【図面の簡単な説明】
【図１】本発明の処理装置の第１実施形態を示すブロッ
ク図である。
【図２】図１に示す処理装置のメモリマップを示す図で
ある。
【図３】図１に示す処理装置に電源が投入されたときに
実行される初期化プログラムのフローチャートである。
【図４】本発明の処理装置の第２実施形態のブロック図
である。
【図５】排他的論理和回路を示す図である。
【図６】スクランブル演算回路として採用することので
きる回路構成を示した図である。
【図７】スクランブル演算回路として採用することので
きる回路構成を示した図である。
【図８】スクランブル演算回路として採用することので
きる回路構成を示した図である。
【図９】スクランブル演算回路として採用することので
きる回路構成を示した図である。
【図１０】特定のビットのみスクランブルをかけるため
のマスクパターンが付加されたスクランブル演算回路の
一例を示す図である。
【図１１】特定のビットのみスクランブルをかけるため
のマスクパターンが付加されたスクランブル演算回路の
もう１つの例を示す図である。
【図１２】図４に示す第２実施形態の処理装置における
アドレスマップである。
【図１３】データバススクランブルパターンメモリの構
成を示す図である。
【図１４】図４に示す処理装置における、電源投入時お
よびリセット時に動作するプログラムの一部を示した図
である。
【図１５】電源投入時に動作するプログラムの、フラッ
シュＲＯＭのスクランブルの部分を示すフローチャート
である。
【図１６】フラッシュＲＯＭにあらかじめスクランブル
されたプログラムが書き込まれており、かつそのスクラ
ンブルを元に戻すのに必要な逆スクランブルパターンが
フラッシュＲＯＭ内に格納されて出荷されたときの、電
源投入時に動作するプログラムの、フラッシュＲＯＭの
スクランブルの部分を示すフローチャートである。
【図１７】フラッシュＲＯＭについて工場出荷前にスク
ランブルしておき、そのスクランブルを解除するための
逆スクランブルパターンを公開鍵Ｋｐｂにより暗号化し
てバックアップＲＡＭに格納し、その状態で出荷された
後の電源投入時に動作するプログラムの、フラッシュＲ
ＯＭのスクランブルの部分を示すフローチャートであ
る。
【図１８】本発明の処理装置の第３実施形態のブロック
図である。
【図１９】図１８に示す処理装置における電源投入時に
実行されるプログラムの、フラッシュＲＯＭのスクラン
ブルに関する部分のフローチャートである。
【図２０】本発明の処理装置の第４実施形態のブロック
図である。
【符号の説明】
１，５ 処理装置 １０，５０ ＬＳＩ １００ 内部回路 １０１ 中央処理装置（ＣＰＵ） １０２ 内部メモリ １０３ 暗号化情報レジスタ １０４ アドレスデコーダ １０５ 周辺回路 １２０ 暗号化部 １２１ 暗号化回路 １２２ バスインターフェース １２３ 乱数発生回路 ２００ 外部回路 ２０１ 液晶表示装置（ＬＣＤ） ２０２ キーボード（ＫＢ） ２０３ 読出専用メモリ（ＲＯＭ） ２１１ フラッシュＲＯＭ ２１２ ランダムアクセスメモリ（ＲＡＭ） ２１３ デバイス ２１４ 逆暗号化回路 ３０１，３０２ 発振器 ５００ 内部回路 ５０１ ＣＰＵ ５０２ 内部メモリ ５０３ アドレスバススクランブル演算回路 ５０４ アドレスバススクランブルパターンメモリ ５０５ データバススクランブル演算回路 ５０６ データバススクランブルパターンメモリ ５０７ デコーダ回路 ５１０ バスライン ５１１ アドレスバス ５１２ データバス ６００ 外部回路 ６０１ ＲＡＭ ６０２ フラッシュＲＯＭ ６０３ 通信制御回路 ６０４ タンパ検出スイッチ ６０５ バックアップ用電池 ７００ 鍵管理センター ８００ 通信回路網
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 繁 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 山本 浩憲 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B014 HB01 5B017 AA07 BA07 BB05 CA11 CA15 5B076 FA02 FC08

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 プログラムを実行するＣＰＵと、各所定
    の作用を成す１つ以上の内部デバイスと、前記ＣＰＵと
    前記内部デバイスとを結ぶとともに外部にまで延びアド
    レスおよびデータを伝達するバスラインとを含む内部回
    路、および前記バスラインの、外部に延びた部分に外付
    けされた、各所定の作用を成す１つ以上の外部デバイス
    を含む外部回路を備え、 前記内部回路が、前記バスラインの、外部への出入口に
    介在し、該バスライン上のアドレスおよびデータを、前
    記１つ以上の外部デバイス全体に割り当てられたアドレ
    ス空間を複数に分けた各領域に応じた各暗号化パターン
    で暗号化する暗号化部を含むものであることを特徴とす
    る処理装置。
  2. 【請求項２】 前記外部回路が複数の外部デバイスを含
    むものであり、 前記暗号化部は、前記複数の外部デバイスそれぞれに応
    じた暗号化パターンで暗号化するものであることを特徴
    とする請求項１記載の処理装置。
  3. 【請求項３】 前記暗号化部は、前記外部回路がアクセ
    スされていないタイミングで、前記バスラインの、外部
    に延びた部分に、ダミーのアドレスおよびデータを出力
    するものであることを特徴とする請求項１記載の処理装
    置。
  4. 【請求項４】 前記ＣＰＵは、クロックの供給を受け供
    給されたクロックに同期してプログラムを実行するもの
    であるとともに、前記暗号化部も、クロックの供給を受
    け供給されたクロックに同期して暗号化を行なうもので
    あって、 前記暗号化部に、前記ＣＰＵに供給されるクロックより
    も高速なクロックを供給するクロック供給部を備えたこ
    とを特徴とする請求項１記載の処理装置。
  5. 【請求項５】 前記外部回路の構成を認識し、その構成
    に応じて、前記暗号化部における暗号化パターンを決定
    する暗号化パターン決定手段を有することを特徴とする
    請求項１記載の処理装置。
  6. 【請求項６】 前記暗号化部は、前記バスライン上のア
    ドレスおよびデータを、前記１つ以上の外部デバイス全
    体に割り当てられたアドレス空間を複数に分けた各領域
    に応じるとともに前記ＣＰＵで実行されるアプリケーシ
    ョンプログラムにも応じた暗号化パターンで暗号化する
    ものであることを特徴とする請求項１記載の処理装置。
  7. 【請求項７】 前記バスラインの、外部に延びた部分に
    接続され、該バスライン上の暗号化されたアドレスおよ
    びデータを暗号化前のアドレスおよびデータに戻す逆暗
    号化部を備えたことを特徴とする請求項１記載の処理装
    置。
  8. 【請求項８】 前記１つ以上の外部デバイス全体に割り
    当てられたアドレス空間を複数に分けた複数の領域のう
    ちのいずれかの領域について、所定の初期化動作の都度
    暗号化パターンを変更する暗号化パターン変更手段を有
    することを特徴とする請求項１記載の処理装置。
  9. 【請求項９】 前記暗号化部は、前記１つ以上の外部デ
    バイス全体に割り当てられたアドレス空間を複数に分け
    た複数の領域のうちのいずれかの領域について、暗号化
    後のデータがアドレスに応じて変化する暗号化パターン
    を採用して、データを暗号化するものであることを特徴
    とする請求項１記載の処理装置。
  10. 【請求項１０】 プログラムを実行するＣＰＵと、各所
    定の作用を成す１つ以上の内部デバイスと、前記ＣＰＵ
    と前記内部デバイスとを結ぶとともに外部にまで延びア
    ドレスおよびデータを伝達するバスラインとを含む内部
    回路、および前記バスラインの、外部に延びた部分に外
    付けされた、情報を記憶するメモリを含む外部回路を備
    え、 前記内部回路が、前記メモリに記憶された情報のうちの
    少なくとも一部の情報を、所定の初期化動作で暗号化し
    て書き換える情報書換手段を有するものであることを特
    徴とする処理装置。
  11. 【請求項１１】 前記情報書換手段は、乱数を発生さ
    せ、発生させた乱数を用いた暗号化パターンを採用して
    暗号化を行なうものであることを特徴とする請求項１０
    記載の処理装置。
  12. 【請求項１２】 前記メモリに記憶された情報のうちの
    少なくとも一部の情報が、前記所定の初期化動作を実行
    する以前において既に暗号化されたものであって、 前記情報書換手段は、該少なくとも一部の情報を一旦暗
    号化前の情報に戻し異なる暗号化パターンを採用して再
    度暗号化を行なって書き換えるものであることを特徴と
    する請求項１０記載の処理装置。
  13. 【請求項１３】 前記内部回路が前記暗号化部で採用さ
    れる暗号化パターンを保持してなるものであって、 タンパ検出を行なうタンパ検出部を備えるとともに、 前記タンパ検出部によるタンパ検出を受けて前記内部回
    路内に保持されていた暗号化パターンを破壊する暗号化
    パターン破壊手段を備えたことを特徴とする請求項１又
    は１０記載の処理装置。
  14. 【請求項１４】 プログラムを実行するＣＰＵと、各所
    定の作用を成す１つ以上の内部デバイスと、前記ＣＰＵ
    と前記内部デバイスとを結ぶとともに外部にまで延び
    て、外部に延びた部分に、各所定の作用を成す１つ以上
    の外部デバイスが外付けされる、アドレスおよびデータ
    を伝達するバスラインと、該バスラインの、外部への出
    入口に介在し、該バスライン上のアドレスおよびデータ
    を、該バスラインの、外部に延びた部分に外付けされた
    １つ以上の外部デバイス全体に割り当てられた空間を複
    数に分けた各領域に応じた各暗号化パターンで暗号化す
    る暗号化部とが搭載されてなることを特徴とする集積回
    路。
  15. 【請求項１５】 前記バスラインの、外部に延びた部分
    に、複数の外部デバイスが外付けされた場合に、前記暗
    号化部は、前記複数の外部デバイスそれぞれに応じた暗
    号化パターンで暗号化するものであることを特徴とする
    請求項１４記載の集積回路。
  16. 【請求項１６】 前記暗号化部は、前記外部回路がアク
    セスされていないタイミングで、前記バスラインの、外
    部に延びた部分に、ダミーのアドレスおよびデータを出
    力するものであることを特徴とする請求項１４記載の集
    積回路。
  17. 【請求項１７】 前記１つ以上の外部デバイス全体に割
    り当てられたアドレス空間を複数に分けた複数の領域の
    うちのいずれかの領域について、所定の初期化動作の都
    度暗号化パターンを変更する暗号化パターン変更手段を
    有することを特徴とする請求項１４記載の集積回路。
  18. 【請求項１８】 前記暗号化部は、前記１つ以上の外部
    デバイス全体に割り当てられたアドレス空間を複数に分
    けた複数の領域のうちのいずれかの領域について、暗号
    化後のデータがアドレスに応じて変化する暗号化パター
    ンを採用してデータを暗号化するものであることを特徴
    とする請求項１４記載の集積回路。
  19. 【請求項１９】 プログラムを実行するＣＰＵと、各所
    定の作用を成す１つ以上の内部デバイスと、前記ＣＰＵ
    と前記内部デバイスとを結ぶとともに外部にまで延び
    て、外部に延びた部分に、情報を記憶するメモリが外付
    けされる、アドレスおよびデータを伝達するバスライン
    とを備えるとともに、 前記メモリに記憶された情報のうちの少なくとも一部の
    情報を、所定の初期化動作で暗号化して書き換える情報
    書換手段を有するものであることを特徴とする集積回
    路。
  20. 【請求項２０】 前記情報書換手段は、乱数を発生さ
    せ、発生させた乱数を用いた暗号化パターンを採用して
    暗号化を行なうものであることを特徴とする請求項１９
    記載の集積回路。
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