JP2541351B2 - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JP2541351B2 JP2541351B2 JP2235308A JP23530890A JP2541351B2 JP 2541351 B2 JP2541351 B2 JP 2541351B2 JP 2235308 A JP2235308 A JP 2235308A JP 23530890 A JP23530890 A JP 23530890A JP 2541351 B2 JP2541351 B2 JP 2541351B2
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- Japan
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- test
- data
- test circuit
- pin
- cpu
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、テストピン毎に備えられている試験回路
へ適切なデータをCPUにより設定する半導体試験装置に
関するものである。
へ適切なデータをCPUにより設定する半導体試験装置に
関するものである。
第５図は従来の半導体試験装置のテストピン回りのブ
ロック図であり、この図において、１は半導体試験装置
を制御するCPU、２はアドレスバス、３はデータバス、
４はテストプログラムとテストピン毎に設定するデータ
が格納されている主メモリ、５（5a〜5n）は前記アドレ
スバス２によりデータバス３のデータを有効，無効にす
るピンデコーダ、６（6a〜6n）は試験素子に与える電圧
を作り出す電圧発生器と設定電圧値を格納するメモリを
持った試験回路、７（7a〜7n）はリード線、８（8a〜8
n）はテストピンである。
ロック図であり、この図において、１は半導体試験装置
を制御するCPU、２はアドレスバス、３はデータバス、
４はテストプログラムとテストピン毎に設定するデータ
が格納されている主メモリ、５（5a〜5n）は前記アドレ
スバス２によりデータバス３のデータを有効，無効にす
るピンデコーダ、６（6a〜6n）は試験素子に与える電圧
を作り出す電圧発生器と設定電圧値を格納するメモリを
持った試験回路、７（7a〜7n）はリード線、８（8a〜8
n）はテストピンである。
次に、試験を行うまでのCPU1の動作について第６図と
共に説明する。なお、第６図の（１）〜（７）は各ステ
ップを表す。
共に説明する。なお、第６図の（１）〜（７）は各ステ
ップを表す。
CPU1は、あらかじめ格納されているテストプログラム
の命令コードを主メモリ４から読み込み、命令コードを
解読する（１）。次に、解読された命令コードがテスト
ピン毎の試験回路６へのデータセット処理であれば
（２）、主メモリ４から適切なデータを読み取り、該当
ピンをアドレスにより指定し（３）、データをデータバ
ス３に放出する。該当ピンのピンデコーダ５はデータバ
ス３のデータを取り込み、試験回路６のメモリ部へデー
タを設定する（３）。また、ステップ（２）で、試験回
路６へのデータセットでなければ、その他のデータ処理
を行い（４）、ステップ（７）に移行する。試験回路６
は、そのデータに従って試験電圧をリード線７を通して
テストピン８に出す（５）。さて、CPU1は、該当ピンへ
のデータをデータバス３に放出した後、次のピンへのデ
ータセットが必要であれば（６）、再び、主メモリ４か
らデータを読み込み、次のピンを示すアドレスを指定し
て、データをデータバス３へ放出する。この動作を必要
なテストピン分繰り返す。全ての処理が終了すると
（７）、テストプログラムの次の命令の解読を行う。テ
ストプログラムの全ての命令処理を終了すると、半導体
素子の試験を終了する。
の命令コードを主メモリ４から読み込み、命令コードを
解読する（１）。次に、解読された命令コードがテスト
ピン毎の試験回路６へのデータセット処理であれば
（２）、主メモリ４から適切なデータを読み取り、該当
ピンをアドレスにより指定し（３）、データをデータバ
ス３に放出する。該当ピンのピンデコーダ５はデータバ
ス３のデータを取り込み、試験回路６のメモリ部へデー
タを設定する（３）。また、ステップ（２）で、試験回
路６へのデータセットでなければ、その他のデータ処理
を行い（４）、ステップ（７）に移行する。試験回路６
は、そのデータに従って試験電圧をリード線７を通して
テストピン８に出す（５）。さて、CPU1は、該当ピンへ
のデータをデータバス３に放出した後、次のピンへのデ
ータセットが必要であれば（６）、再び、主メモリ４か
らデータを読み込み、次のピンを示すアドレスを指定し
て、データをデータバス３へ放出する。この動作を必要
なテストピン分繰り返す。全ての処理が終了すると
（７）、テストプログラムの次の命令の解読を行う。テ
ストプログラムの全ての命令処理を終了すると、半導体
素子の試験を終了する。
従来の半導体試験装置は、以上のようにCPU1が動作す
るので、１テストピンの試験回路６へのデータセットの
際にCPU1は主メモリ４からデータを読み取り、次に試験
回路６へデータをセットするという２ステップの方法を
行わなければならず、また、データを送るテストピンの
試験回路６が増加すると、この動作をテストピン数分繰
り返す必要があり、CPU1の処理時間が増加し、テスト時
間が増加するなどの問題点があった。
るので、１テストピンの試験回路６へのデータセットの
際にCPU1は主メモリ４からデータを読み取り、次に試験
回路６へデータをセットするという２ステップの方法を
行わなければならず、また、データを送るテストピンの
試験回路６が増加すると、この動作をテストピン数分繰
り返す必要があり、CPU1の処理時間が増加し、テスト時
間が増加するなどの問題点があった。
この発明は、上記のような問題点を解消するためにな
されたもので、CPUの動作処理を減らすことができ、テ
スト時間の短縮ができる半導体試験装置を得ることを目
的とする。
されたもので、CPUの動作処理を減らすことができ、テ
スト時間の短縮ができる半導体試験装置を得ることを目
的とする。
この発明に係る半導体試験装置は、テストピン毎に設
定データを格納できる試験回路設定メモリを設け、ま
た、そのメモリ内の設定データの流れる方向をアドレス
の特定ビットにより変えることのできるデータ方向変換
回路を設けたものである。
定データを格納できる試験回路設定メモリを設け、ま
た、そのメモリ内の設定データの流れる方向をアドレス
の特定ビットにより変えることのできるデータ方向変換
回路を設けたものである。
この発明においては、データ方向変換回路が、アドレ
スの特定ビットが“1"の時、試験回路設定メモリのデー
タを試験回路へ送るようにデータラインの方向を変え、
データをCPUのデータバスへは乗せないようにする。ま
た、特定ビットが“0"の時はCPUのデータバスのデータ
を試験回路設定メモリへ送り、試験回路へはデータを送
らないようにする。また、試験回路設定メモリをCPUバ
ス（アドレスバス，データバスの両方を称す）と試験回
路の間に設けることにより、CPUバスを通ることなく前
述のデータ方向変換回路により、試験回路設定メモリの
データを試験回路へ送ることができる。
スの特定ビットが“1"の時、試験回路設定メモリのデー
タを試験回路へ送るようにデータラインの方向を変え、
データをCPUのデータバスへは乗せないようにする。ま
た、特定ビットが“0"の時はCPUのデータバスのデータ
を試験回路設定メモリへ送り、試験回路へはデータを送
らないようにする。また、試験回路設定メモリをCPUバ
ス（アドレスバス，データバスの両方を称す）と試験回
路の間に設けることにより、CPUバスを通ることなく前
述のデータ方向変換回路により、試験回路設定メモリの
データを試験回路へ送ることができる。
以下、この発明の一実施例を図面について説明する。
第１図はこの発明の一実施例を示す半導体試験装置の
テストピン回りのブロック図である。第１図において、
１はCPU、２はアドレスバス、３はデータバス、４はテ
ストプログラムの格納されている主メモリ、５は前記ア
ドレスバス２のアドレスにより、データバス３のデータ
を以降の回路へ取り込むかどうかを判別するピンデコー
ダ、６（6a〜6n）は試験素子に与える電圧を作り出す電
圧発生器と、設定電圧値を格納するメモリを持った試験
回路、７（7a〜7n）はリード線、８（8a〜8n）はテスト
ピン、９はアドレス発生器、10は前記アドレス発生器９
により示されるアドレスでアクセスされ、テストピン毎
の試験回路６に設定するデータが格納されている試験回
路設定メモリで、従来は主メモリ４内にあったものであ
る。この試験回路設定メモリ10のメモリ構造を第２図に
示す。この例は、ｎピンの試験回路設定メモリ10の構成
を示す。
テストピン回りのブロック図である。第１図において、
１はCPU、２はアドレスバス、３はデータバス、４はテ
ストプログラムの格納されている主メモリ、５は前記ア
ドレスバス２のアドレスにより、データバス３のデータ
を以降の回路へ取り込むかどうかを判別するピンデコー
ダ、６（6a〜6n）は試験素子に与える電圧を作り出す電
圧発生器と、設定電圧値を格納するメモリを持った試験
回路、７（7a〜7n）はリード線、８（8a〜8n）はテスト
ピン、９はアドレス発生器、10は前記アドレス発生器９
により示されるアドレスでアクセスされ、テストピン毎
の試験回路６に設定するデータが格納されている試験回
路設定メモリで、従来は主メモリ４内にあったものであ
る。この試験回路設定メモリ10のメモリ構造を第２図に
示す。この例は、ｎピンの試験回路設定メモリ10の構成
を示す。
11は前記ピンデコーダ５を通ったアドレスの特定ビッ
トの“1"または“0"の情報により、試験回路設定メモリ
10とデータバス３と試験回路６へのデータの流れ方向を
変えるデータが方向変換回路である。
トの“1"または“0"の情報により、試験回路設定メモリ
10とデータバス３と試験回路６へのデータの流れ方向を
変えるデータが方向変換回路である。
次に、CPU1の動作について第４図のフローチャートと
ともに説明する。なお、第４図の（１）〜（５）は各ス
テップを示す。
ともに説明する。なお、第４図の（１）〜（５）は各ス
テップを示す。
CPU1は、あらかじめテストプログラムが格納されてい
る主メモリ４から命令コードを読み取り、その命令コー
ドを解読する（１）。次に、解読された命令コードがテ
ストピン毎の試験回路６へのデータセット処理であれば
（２）、アドレスバス２の特定ビットを“1"にして、試
験回路設定メモリ10のデータを読み取る処理動作を行う
と（３）、データ方向変換回路11はアドレスの特定ビッ
トが“1"であれば、試験回路設定メモリ10から出るデー
タを試験回路６へ送るようにデータの流れを変える。し
たがって、CPU1が上記のようにデータを読み取る処理動
作を行うことにより、試験回路設定メモリ10のデータが
試験回路６のメモリ部へ設定される。なお、試験回路設
定メモリ10のアドレスは、アドレス発生器９により設定
される。
る主メモリ４から命令コードを読み取り、その命令コー
ドを解読する（１）。次に、解読された命令コードがテ
ストピン毎の試験回路６へのデータセット処理であれば
（２）、アドレスバス２の特定ビットを“1"にして、試
験回路設定メモリ10のデータを読み取る処理動作を行う
と（３）、データ方向変換回路11はアドレスの特定ビッ
トが“1"であれば、試験回路設定メモリ10から出るデー
タを試験回路６へ送るようにデータの流れを変える。し
たがって、CPU1が上記のようにデータを読み取る処理動
作を行うことにより、試験回路設定メモリ10のデータが
試験回路６のメモリ部へ設定される。なお、試験回路設
定メモリ10のアドレスは、アドレス発生器９により設定
される。
さて、試験回路６は設定されたデータに従って試験を
行うための電圧をテストピン８へリード線７を通して与
える。以下、この動作をテストプログラムの終りまで繰
り返す（４）。また、ステップ（２）でNOの場合、その
他のデータ処理動作を行う（５）。
行うための電圧をテストピン８へリード線７を通して与
える。以下、この動作をテストプログラムの終りまで繰
り返す（４）。また、ステップ（２）でNOの場合、その
他のデータ処理動作を行う（５）。
次に、アドレス構成について第３図を参照して述べ
る。第３図において、“4",“1",“7",“10"はそれぞれ
識別,CPUフラグ，種別，ピン，テスト項目の各ビット長
を示す。識別の項は、ピン毎の試験回路６の他の回路と
の識別を行う。CPUフラグの項は、“1"または“0"のフ
ラグにより、“1"の時は試験回路設定メモリ10から試験
回路６へデータを転送させ、“0"の時はCPU1から試験回
路設定メモリ10へデータを転送させる。ピンの項はピン
の区別を行い、テスト項目の項はテスト項目の区別を行
う。
る。第３図において、“4",“1",“7",“10"はそれぞれ
識別,CPUフラグ，種別，ピン，テスト項目の各ビット長
を示す。識別の項は、ピン毎の試験回路６の他の回路と
の識別を行う。CPUフラグの項は、“1"または“0"のフ
ラグにより、“1"の時は試験回路設定メモリ10から試験
回路６へデータを転送させ、“0"の時はCPU1から試験回
路設定メモリ10へデータを転送させる。ピンの項はピン
の区別を行い、テスト項目の項はテスト項目の区別を行
う。
ピンデコーダ５は、第３図に示すアドレスバス２のア
ドレス構成のピン区別のビットによりデコードする回路
であるか、アドレスの特定ビット（第３図のCPUフラグ
ビット）が“1"の時だけピン区別のビットを無効にす
る。このため、CPU1は全てのピンを同時にアクセスする
ことができる。アドレス発生器９はアドレスのテスト項
目ビットにより試験回路設定メモリ10のアドレスを作り
出すための回路である。
ドレス構成のピン区別のビットによりデコードする回路
であるか、アドレスの特定ビット（第３図のCPUフラグ
ビット）が“1"の時だけピン区別のビットを無効にす
る。このため、CPU1は全てのピンを同時にアクセスする
ことができる。アドレス発生器９はアドレスのテスト項
目ビットにより試験回路設定メモリ10のアドレスを作り
出すための回路である。
また、試験回路設定メモリ10へのデータの格納は、CP
U1がテストプログラムを主メモリ４へ格納するときに行
う。その方法は、アドレス構成のCPUフラグを“0"にし
て、アドレスを指定することにより、ピン毎に、また、
テスト項目毎に、試験回路設定メモリ10へCPU1がデータ
を格納できる。
U1がテストプログラムを主メモリ４へ格納するときに行
う。その方法は、アドレス構成のCPUフラグを“0"にし
て、アドレスを指定することにより、ピン毎に、また、
テスト項目毎に、試験回路設定メモリ10へCPU1がデータ
を格納できる。
以上説明したように、この発明は、試験回路への設定
データを格納するための試験回路設定メモリと、この試
験回路設定メモリ内の設定データの流れる方向をCPUの
アドレスバスの特定ビットにより変えることができるデ
ータ方向変換回路を、CPUのデータとアドレスと試験回
路の間に備えたので、試験回路へのデータセットの処理
がCPUのデータ読み取り処理動作の１ステップで全ピン
同時に行え、CPUの動作時間の短縮がはかられる効果が
ある。
データを格納するための試験回路設定メモリと、この試
験回路設定メモリ内の設定データの流れる方向をCPUの
アドレスバスの特定ビットにより変えることができるデ
ータ方向変換回路を、CPUのデータとアドレスと試験回
路の間に備えたので、試験回路へのデータセットの処理
がCPUのデータ読み取り処理動作の１ステップで全ピン
同時に行え、CPUの動作時間の短縮がはかられる効果が
ある。
第１図はこの発明の一実施例を示す半導体試験装置のテ
ストピン回りのブロック図、第２図はこの発明による各
ピンに設けた試験回路設定メモリの構成例を示す図、第
３図はこの発明に係るアドレスバスのビット構成例を示
す図、第４図はこの発明のCPUの動作説明のためのフロ
ーチャート、第５図は従来の半導体試験装置のテストピ
ン回りのブロック図、第６図は従来のCPUの動作説明の
ためのフローチャートである。 図において、１はCPU、２はアドレスバス、３はデータ
バス、４は主メモリ、５はピンデコーダ、６（6a〜6n）
は試験回路、７（7a〜7n）はリード線、８（8a〜8n）は
テストピン、９はアドレス発生器、10は試験回路設定メ
モリ、11はデータ方向変換回路である。 なお、各図中の同一符号は同一または相当部分を示す。
ストピン回りのブロック図、第２図はこの発明による各
ピンに設けた試験回路設定メモリの構成例を示す図、第
３図はこの発明に係るアドレスバスのビット構成例を示
す図、第４図はこの発明のCPUの動作説明のためのフロ
ーチャート、第５図は従来の半導体試験装置のテストピ
ン回りのブロック図、第６図は従来のCPUの動作説明の
ためのフローチャートである。 図において、１はCPU、２はアドレスバス、３はデータ
バス、４は主メモリ、５はピンデコーダ、６（6a〜6n）
は試験回路、７（7a〜7n）はリード線、８（8a〜8n）は
テストピン、９はアドレス発生器、10は試験回路設定メ
モリ、11はデータ方向変換回路である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】半導体素子の試験を行う際に、１つのCPU
がテストピン毎に設けられた試験回路へ適切なデータを
データバスとアドレスバスを通して設定する半導体試験
装置において、前記試験回路への設定データを格納する
ための試験回路設定メモリと、この試験回路設定メモリ
内の設定データの流れる方向を前記CPUのアドレスバス
の特定ビットにより変えることができるデータ方向変換
回路とを、前記CPUのデータバスとアドレスバスと試験
回路の間に備えたことを特徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2235308A JP2541351B2 (ja) | 1990-09-03 | 1990-09-03 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2235308A JP2541351B2 (ja) | 1990-09-03 | 1990-09-03 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04113280A JPH04113280A (ja) | 1992-04-14 |
| JP2541351B2 true JP2541351B2 (ja) | 1996-10-09 |
Family
ID=16984192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2235308A Expired - Fee Related JP2541351B2 (ja) | 1990-09-03 | 1990-09-03 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541351B2 (ja) |
-
1990
- 1990-09-03 JP JP2235308A patent/JP2541351B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04113280A (ja) | 1992-04-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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