JPS58197536A - デバイス選択方式 - Google Patents
デバイス選択方式Info
- Publication number
- JPS58197536A JPS58197536A JP57080383A JP8038382A JPS58197536A JP S58197536 A JPS58197536 A JP S58197536A JP 57080383 A JP57080383 A JP 57080383A JP 8038382 A JP8038382 A JP 8038382A JP S58197536 A JPS58197536 A JP S58197536A
- Authority
- JP
- Japan
- Prior art keywords
- peripheral control
- control device
- data
- peripheral
- peripheral controllers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は主制御装置が複数個のプログラム可能な周辺制
御装置（以下「周辺制御装置」という）とデータ転送を
行なう場合のデバイス選択方式に関するものである。
御装置（以下「周辺制御装置」という）とデータ転送を
行なう場合のデバイス選択方式に関するものである。
主制御装置（例えば中央処理装置ＣＰＵ）は周辺制御装
置の各々を個別にアクセスしていた６例えば、データｔ
−書き込む場合に、アドレスバスとデータバスを夫々１
回ずつ使用して行ない、複数個の周辺制御装置へデータ
を書き込む場合にはたとえ書急込むデータが同じデータ
であって４周辺制御装置の個数分だけのアドレスバスと
データバスの使用が必要であっ六、この為周辺制御装置
の個数が多くなるにつれてアドレスバス及びデータバス
の１ｊ１！用頻度が増大し、データを全部の周辺制御装
置に書き込む時間も多く要するという問題があまた。
置の各々を個別にアクセスしていた６例えば、データｔ
−書き込む場合に、アドレスバスとデータバスを夫々１
回ずつ使用して行ない、複数個の周辺制御装置へデータ
を書き込む場合にはたとえ書急込むデータが同じデータ
であって４周辺制御装置の個数分だけのアドレスバスと
データバスの使用が必要であっ六、この為周辺制御装置
の個数が多くなるにつれてアドレスバス及びデータバス
の１ｊ１！用頻度が増大し、データを全部の周辺制御装
置に書き込む時間も多く要するという問題があまた。
本発明は破数個の周辺制御装置に対するアクセス時間全
短縮化したデバイス選択方式を提供すること全目的とす
る。
短縮化したデバイス選択方式を提供すること全目的とす
る。
上記目的を達成する為に本発明のデバイス選択方式は複
数の周辺制御装置と前記周辺制御装置全通釈ａＪ峨な指
定手段とを有し、該指定手段によって前記個数の周辺制
御装置の複数の周辺制御装置を同時に指定してアクセス
することができるようにしたことを特徴とする。
数の周辺制御装置と前記周辺制御装置全通釈ａＪ峨な指
定手段とを有し、該指定手段によって前記個数の周辺制
御装置の複数の周辺制御装置を同時に指定してアクセス
することができるようにしたことを特徴とする。
以下に不発明の一実施例を図面に基いて説明する。第１
図は本発明の一実施例を示すプロ、り図である。第１周
辺制御装置１と第２周辺制御装置２と第３周辺制御装置
３は各々の機能の一部または全部に共通の機能を有し、
中央処理装置４（以下ＣＰＵという）によってプログラ
ム可能な周辺制御装置である。またデコーダ５はＣＰ
Ｕ ４からのアドレス情報によって、周辺制御装置１，
２゜３のいずれか全選択したシ、またはある条件の下で
は前記周辺制御装［１，２，３の全部あるいは複数個”
を選択することができる。まず第１図で第１周辺制御装
置１を選択１−てデータを書き込む場合について説明す
る。ＣＰＵ４からアドレスバス６に第１周辺制御装置１
′ｔ−選択するためのアドレス情報全出力してこれ全デ
コーダ５に入力する。これと同時にＣＰＵ４からは周辺
制御装置書込み信号７も出力される。ここでデコーダ５
からは第１周辺制御装置選択信号８が出力され、第１周
辺制御装置１だけがＣＰＵ４から出力されたデータをデ
ータバスｌｌを介して書き込むことができる。同様に第
１周辺制＃装置２、第３周辺制御装置３を選択する場合
にはそれぞれ第２周辺制御ｇ＆置選択旧号９、第３周辺
制御装置選択１５号１０が出力されて排他的に周辺制御
袋ｉｌｔ選択してデータを薔き込むことが可能である。
図は本発明の一実施例を示すプロ、り図である。第１周
辺制御装置１と第２周辺制御装置２と第３周辺制御装置
３は各々の機能の一部または全部に共通の機能を有し、
中央処理装置４（以下ＣＰＵという）によってプログラ
ム可能な周辺制御装置である。またデコーダ５はＣＰ
Ｕ ４からのアドレス情報によって、周辺制御装置１，
２゜３のいずれか全選択したシ、またはある条件の下で
は前記周辺制御装［１，２，３の全部あるいは複数個”
を選択することができる。まず第１図で第１周辺制御装
置１を選択１−てデータを書き込む場合について説明す
る。ＣＰＵ４からアドレスバス６に第１周辺制御装置１
′ｔ−選択するためのアドレス情報全出力してこれ全デ
コーダ５に入力する。これと同時にＣＰＵ４からは周辺
制御装置書込み信号７も出力される。ここでデコーダ５
からは第１周辺制御装置選択信号８が出力され、第１周
辺制御装置１だけがＣＰＵ４から出力されたデータをデ
ータバスｌｌを介して書き込むことができる。同様に第
１周辺制＃装置２、第３周辺制御装置３を選択する場合
にはそれぞれ第２周辺制御ｇ＆置選択旧号９、第３周辺
制御装置選択１５号１０が出力されて排他的に周辺制御
袋ｉｌｔ選択してデータを薔き込むことが可能である。
次に同一データを畜き込むために第１周辺制御装置１ｌ
と、第２周辺制御装置２と第１周辺制御装置１３に同時
に選択する場合について説明する。ＣＰＵ４はアドレス
バス６に第１周辺制御ｇｃｍｌと第２周辺制御表ｔｔ２
の第３周辺制御装置３全部を同時に選択するためにコー
ド化されたアドレス情報全出力する。これｔよデコーダ
５に入る。筐たＣＰＵ４からは周辺側（ｍｌ装置書込み
信号７が出力される。
と、第２周辺制御装置２と第１周辺制御装置１３に同時
に選択する場合について説明する。ＣＰＵ４はアドレス
バス６に第１周辺制御ｇｃｍｌと第２周辺制御表ｔｔ２
の第３周辺制御装置３全部を同時に選択するためにコー
ド化されたアドレス情報全出力する。これｔよデコーダ
５に入る。筐たＣＰＵ４からは周辺側（ｍｌ装置書込み
信号７が出力される。
ここでドコーダ５からは第１周辺制御装置選択信号８と
１１４２周辺制御装置選択信号９と第３周辺側（ｄｉｄ
ｍｉｔ遇択１６号１０が同時に出力されて、ＣＰＵ４か
ら出力されたデータはデータバス１１を介して第１周辺
制＃装置１と第２周辺制御表ｉｉ２と第３１１８ｄ辺制
＃装置ｉ１３に同時に簀き込まれることになる。
１１４２周辺制御装置選択信号９と第３周辺側（ｄｉｄ
ｍｉｔ遇択１６号１０が同時に出力されて、ＣＰＵ４か
ら出力されたデータはデータバス１１を介して第１周辺
制＃装置１と第２周辺制御表ｉｉ２と第３１１８ｄ辺制
＃装置ｉ１３に同時に簀き込まれることになる。
この場合アドレスバス６とデータバス１１の使用は１［
ｇＩずつだけとなる。
ｇＩずつだけとなる。
第２図は第１図におけるデコーダ５を具体的に構成した
場合の回路図の一例である。アクセスされる周辺制御装
置の数は３であるから、ＣＰＵ４からのアドレスデータ
は２ビ、トでよい、この２ビ、トは夫々＃Ｉ２図の２０
．２１に入力される。デコーダ５の出力８，９．ｌ０Ｊ
ｒｉ夫々対応する＠１乃至第３周辺制御装置１．２．３
に接続される。
場合の回路図の一例である。アクセスされる周辺制御装
置の数は３であるから、ＣＰＵ４からのアドレスデータ
は２ビ、トでよい、この２ビ、トは夫々＃Ｉ２図の２０
．２１に入力される。デコーダ５の出力８，９．ｌ０Ｊ
ｒｉ夫々対応する＠１乃至第３周辺制御装置１．２．３
に接続される。
今、アドレスデータが（０，０）であれば、８の出力の
みが低レベルとなシ第１の周辺制御装置のみが選択され
る。なおこの場合選択信号は低レベルがアクティブレベ
ルとする。さらにアドレスデータが（０，１）（１，Ｏ
）の場合には夫々出力９．１０が活性化される。アドレ
スデータが（１，１）の時は全ての出力８，９．１０が
同時に活性化され、この状態が第１乃至第３周辺制御装
置を同時にアクセスして同時にデータを薔き込むことが
可能な状態である。
みが低レベルとなシ第１の周辺制御装置のみが選択され
る。なおこの場合選択信号は低レベルがアクティブレベ
ルとする。さらにアドレスデータが（０，１）（１，Ｏ
）の場合には夫々出力９．１０が活性化される。アドレ
スデータが（１，１）の時は全ての出力８，９．１０が
同時に活性化され、この状態が第１乃至第３周辺制御装
置を同時にアクセスして同時にデータを薔き込むことが
可能な状態である。
この例はデコード可能なアドレスビット数よプも周辺制
御装置の数が少ない例であるから、余分なデコード出力
を共通アクセス用に使用することができた。しかしこの
様にデコード出力に余裕がなくても本発明は実現できる
。
御装置の数が少ない例であるから、余分なデコード出力
を共通アクセス用に使用することができた。しかしこの
様にデコード出力に余裕がなくても本発明は実現できる
。
第３図はその例を示す本発明の他の実施例のプロ、り図
である。そして第４図はデコーダ１０６０回路図である
。第１周辺制御装置１０１と第２周辺制御表置１０２と
８に３周辺制御装置１０３と第４周辺制御装置１０４は
各々の機能の一部または全部に同一の機能を有し、ＣＰ
Ｕ１０５によってプログラム可能な周辺制御装置である
。またデコーダ１０６はＣＰＵ１０５からのアドレス情
報によって周辺制御装置１０１，１０２，１０３，１０
４のうちいずれかを選択することができる。まず第３図
で第１周辺制御装置１０１ｔ−選択してデータを４き込
む場合について説明する。ＣＰＵ１０５からアドレスバ
ス１０７に（０，０）という第１周辺制御装置１０１を
選択するためのアドレス情報が出力されて、デコーダ１
０６の端子２０１゜２０２に入る。またＣＰＵ１０５か
らは周辺制御装置ｌｌ＃込み信号１０８が出力される。
である。そして第４図はデコーダ１０６０回路図である
。第１周辺制御装置１０１と第２周辺制御表置１０２と
８に３周辺制御装置１０３と第４周辺制御装置１０４は
各々の機能の一部または全部に同一の機能を有し、ＣＰ
Ｕ１０５によってプログラム可能な周辺制御装置である
。またデコーダ１０６はＣＰＵ１０５からのアドレス情
報によって周辺制御装置１０１，１０２，１０３，１０
４のうちいずれかを選択することができる。まず第３図
で第１周辺制御装置１０１ｔ−選択してデータを４き込
む場合について説明する。ＣＰＵ１０５からアドレスバ
ス１０７に（０，０）という第１周辺制御装置１０１を
選択するためのアドレス情報が出力されて、デコーダ１
０６の端子２０１゜２０２に入る。またＣＰＵ１０５か
らは周辺制御装置ｌｌ＃込み信号１０８が出力される。
この結果デコーダ１０６からは第１周辺制御装置選択信
号１０９が出力され、第１周辺制御装置１０１だけがＣ
ＰＵ１０５から出力されたデータをデータバス１１３を
介して入力する。同様に第２周辺制御装置１０２％第３
周辺制御装［１０３，第４周辺制御装置１０４全選択す
る場合にはそれぞれアドレスデータ（０，１）。
号１０９が出力され、第１周辺制御装置１０１だけがＣ
ＰＵ１０５から出力されたデータをデータバス１１３を
介して入力する。同様に第２周辺制御装置１０２％第３
周辺制御装［１０３，第４周辺制御装置１０４全選択す
る場合にはそれぞれアドレスデータ（０，１）。
（１，０）、（１，１）が発生され、第２周辺制御装置
選択信号１１０、第３周辺制御装置選択信号１１１、第
４周辺制御長ａＳ択信号１１２が出力されて排他的に周
辺制御装置を選択してデータを書き込むことが可能であ
る。
選択信号１１０、第３周辺制御装置選択信号１１１、第
４周辺制御長ａＳ択信号１１２が出力されて排他的に周
辺制御装置を選択してデータを書き込むことが可能であ
る。
次に第１周辺制御装ｆｔｌ Ｏ１と第２周辺制御装置１
０２とｍ３周辺制御装置１０３と第４周辺制御装置１０
４を同時に選択して同一なデータを誓き込む場合につい
て説明する。ＣＰＵ１０５は複数の周辺制御装置に同時
に同一データ全沓き込む場合にのみ出力されるブロード
キャストライト信号１１４を発生する。これに対応して
各周辺制御装置Ｆ１０１，１０２，１０３，１０４には
前記ブロードキャストライト信号１１４を入力とする端
子金有している。各周辺制御装置１０１，１０２゜１０
３．１０４はブロードキャストライト信号１１４が入力
されるとデータバス１１３上のデータを書き込む機能が
ある。従ってＣＰＵ１０５からブロードキャストライト
信号１１４が出力され、かつ、ＣＰＵＩ Ｏ５からデー
タがデータバス１１３に一介して各周辺制御装置１０１
，１０２，１０３，１０４全部に同時に書き込まれるこ
とが可能となる。第３図の実施例ではＣＰＵ１０５から
のブロードキャストライト信号１１４は周辺制御装置書
込み信号１０８と別の端子を利用しているが、ＣＰＵ１
０５の内部で切換え回路を有していれば同一の端子ｔ１
史うことも可能である。
０２とｍ３周辺制御装置１０３と第４周辺制御装置１０
４を同時に選択して同一なデータを誓き込む場合につい
て説明する。ＣＰＵ１０５は複数の周辺制御装置に同時
に同一データ全沓き込む場合にのみ出力されるブロード
キャストライト信号１１４を発生する。これに対応して
各周辺制御装置Ｆ１０１，１０２，１０３，１０４には
前記ブロードキャストライト信号１１４を入力とする端
子金有している。各周辺制御装置１０１，１０２゜１０
３．１０４はブロードキャストライト信号１１４が入力
されるとデータバス１１３上のデータを書き込む機能が
ある。従ってＣＰＵ１０５からブロードキャストライト
信号１１４が出力され、かつ、ＣＰＵＩ Ｏ５からデー
タがデータバス１１３に一介して各周辺制御装置１０１
，１０２，１０３，１０４全部に同時に書き込まれるこ
とが可能となる。第３図の実施例ではＣＰＵ１０５から
のブロードキャストライト信号１１４は周辺制御装置書
込み信号１０８と別の端子を利用しているが、ＣＰＵ１
０５の内部で切換え回路を有していれば同一の端子ｔ１
史うことも可能である。
このように本実施力によれば同一のデータを複数の周辺
制御装置に書き込む場合にはアドレスバス及びデータバ
スの使用頻度が著しく減り、また高速に処理が行なえる
という効果がある。
制御装置に書き込む場合にはアドレスバス及びデータバ
スの使用頻度が著しく減り、また高速に処理が行なえる
という効果がある。
本実施力では複数の周辺制御装置に同一のデータを書き
込む場合について説明したが周辺制御装置の！ＩＡ能を
設定する手段としてはデータの書込みの他にアドレス情
報により成されるものもある。
込む場合について説明したが周辺制御装置の！ＩＡ能を
設定する手段としてはデータの書込みの他にアドレス情
報により成されるものもある。
従って、アドレス情報によって機能が設定される複数の
周辺制御装置において、同一な機能を設定する場合にも
本実施例同様な効果が得られることは明らかである。
周辺制御装置において、同一な機能を設定する場合にも
本実施例同様な効果が得られることは明らかである。
第１図は本発明の第１の実施例における簡単なブロック
図である。第２図は第１図におけるデコーダの一例とし
ての回路図である。第３図は本発明の第２の実施例にお
ける簡単なプμツク図である。第４図は第１図における
デコーダの一例としての回路図である。 ｌ・・・・・・第１周辺制御装置、２・・・・・・第２
周辺制御装置、３・・・・・・第３周辺制御装置、４・
・・・・・ＣＰＵ。 ５・・・・・・デコーダ、６・・・・・・アドレスバス
、７・・・・・・周辺制御装置書込み信号、８・・・・
・・第１周辺制御装置選択信号、９・・・・・・第２周
辺制御装置選択信号、１０・・・・・第３周辺制御装置
選択信号、１１・・・・・・データバス、１０１・・・
・・・第１周辺制御装置、１０２０．１８５．第２周辺
制御装置、１０３・・・・・・第３周辺制御装置１ｂ
１０４・・・・・・第４周辺制御装置、１ｏ５・・・・
・Ｃｉ’Ｌ１，１０６・・・・・・デコーダ、１ｏ７・
旧・・アドレスバス、１０８・・・・・・周辺制御ｖｃ
直置込み信号、１０９・・・・・・第１周辺制御装置選
択信号、１１０・・・・・・第２周辺制御装置選択信号
、１１１・・川・［３周辺制御装置選択信号、１１２・
・・・・・第４周辺制御装置選択値号、１１３・・・・
・・データバス、１１４・・・山ブロードキャストライ
ト信号。
図である。第２図は第１図におけるデコーダの一例とし
ての回路図である。第３図は本発明の第２の実施例にお
ける簡単なプμツク図である。第４図は第１図における
デコーダの一例としての回路図である。 ｌ・・・・・・第１周辺制御装置、２・・・・・・第２
周辺制御装置、３・・・・・・第３周辺制御装置、４・
・・・・・ＣＰＵ。 ５・・・・・・デコーダ、６・・・・・・アドレスバス
、７・・・・・・周辺制御装置書込み信号、８・・・・
・・第１周辺制御装置選択信号、９・・・・・・第２周
辺制御装置選択信号、１０・・・・・第３周辺制御装置
選択信号、１１・・・・・・データバス、１０１・・・
・・・第１周辺制御装置、１０２０．１８５．第２周辺
制御装置、１０３・・・・・・第３周辺制御装置１ｂ
１０４・・・・・・第４周辺制御装置、１ｏ５・・・・
・Ｃｉ’Ｌ１，１０６・・・・・・デコーダ、１ｏ７・
旧・・アドレスバス、１０８・・・・・・周辺制御ｖｃ
直置込み信号、１０９・・・・・・第１周辺制御装置選
択信号、１１０・・・・・・第２周辺制御装置選択信号
、１１１・・川・［３周辺制御装置選択信号、１１２・
・・・・・第４周辺制御装置選択値号、１１３・・・・
・・データバス、１１４・・・山ブロードキャストライ
ト信号。
Claims (1)
- ａ数の周辺制御装置と前記周辺制御装置を選択可能な指
定手段とを有し、この指定手段は前記複数の周辺制御装
置の各々を独立に指定できるとともに複数の周辺制御装
置を同時に指定することもできるようになされているこ
とを特徴とするデバイス選択方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080383A JPS58197536A (ja) | 1982-05-13 | 1982-05-13 | デバイス選択方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080383A JPS58197536A (ja) | 1982-05-13 | 1982-05-13 | デバイス選択方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58197536A true JPS58197536A (ja) | 1983-11-17 |
Family
ID=13716757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57080383A Pending JPS58197536A (ja) | 1982-05-13 | 1982-05-13 | デバイス選択方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197536A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH075603U (ja) * | 1993-06-30 | 1995-01-27 | 株式会社松屋総合研究所 | 視覚検査器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4877729A (ja) * | 1972-01-19 | 1973-10-19 | ||
| JPS535938A (en) * | 1976-07-07 | 1978-01-19 | Toshiba Corp | Double addressing circuit |
| JPS5578321A (en) * | 1978-12-08 | 1980-06-12 | Hitachi Ltd | Data transfer control system |
-
1982
- 1982-05-13 JP JP57080383A patent/JPS58197536A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4877729A (ja) * | 1972-01-19 | 1973-10-19 | ||
| JPS535938A (en) * | 1976-07-07 | 1978-01-19 | Toshiba Corp | Double addressing circuit |
| JPS5578321A (en) * | 1978-12-08 | 1980-06-12 | Hitachi Ltd | Data transfer control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH075603U (ja) * | 1993-06-30 | 1995-01-27 | 株式会社松屋総合研究所 | 視覚検査器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4733346A (en) | Data processor with multiple register blocks | |
| US4458313A (en) | Memory access control system | |
| US4156932A (en) | Programmable communications controller | |
| US3470542A (en) | Modular system design | |
| KR890015142A (ko) | 다이렉트 메모리 액세스 제어장치 | |
| JPS609292B2 (ja) | デ−タ・ブロック間の時間間隔長制御方式 | |
| JPS58197536A (ja) | デバイス選択方式 | |
| JPS61235969A (ja) | メモリ装置 | |
| KR0153537B1 (ko) | 메모리 번지 데이타를 선행 선택하는 신호처리 구조 | |
| JPH0227596A (ja) | 半導体メモリ | |
| JPS63142455A (ja) | 半導体記憶装置 | |
| JP2821176B2 (ja) | 情報処理装置 | |
| KR930005709B1 (ko) | Plc의 랙 어드레스라인 복수기능 구현 시스템 | |
| JP2541351B2 (ja) | 半導体試験装置 | |
| JPS61150056A (ja) | ダイレクト・メモリ・アクセス・コントロ−ラ | |
| JPS62259158A (ja) | 割込み要求回路 | |
| JPS6186859A (ja) | バス選択装置 | |
| JPS6240747B2 (ja) | ||
| JPS6348688A (ja) | メモリ装置 | |
| JPH01261767A (ja) | データ通信方式 | |
| JPS58220542A (ja) | デ−タ通信インタフエ−ス回路 | |
| JPS61292739A (ja) | メモリ装置 | |
| JPS58158746A (ja) | 情報処理装置 | |
| JPH06337847A (ja) | マルチプロセッサ装置 | |
| JPS6121541A (ja) | 記憶回路 |