JPS62235656A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 産業上の利用分野 本発明は、電子計算機システムやプロセス制御システム
など各種のディジタル処理システムで使用される記憶装
置に関するものであり、特にその読出し速度の向上に関
するものである。

従来の技術とその問題点 電子計算機システムやプロセス制御システムなど各種の
ディジタル処理システムで使用される記憶装置には、高
速性が要求される。アクセスの高速化を図るため、主記
憶装置と高速キャッシュメモリによる階層化なども図ら
れているが、システム構成や制御が複雑化したり、高速
の記憶ｇ置が高価であることなどにより、システムのコ
ストが上昇するという問題がある。

発明の構成 問題点を解決するための手段 上記従来技術の問題点を解決する本発明の記憶装置は、
ｎ語長（ｎは２以上の整数）のデータを格納すると共に
読出しアドレスの上位部分で指定されるｎ語長の格納デ
ータを出力する記憶部と、この記憶部から読出されたｎ
語長のデータを保持すると共に読出しアドレスの下位部
分を受けるレジスタ部と、記憶部に供給される読出しア
ドレスの上位部分を直前に供給された読出しアドレスの
上位部分と照合し、照合結果をレジスタ部に通知する上
位アドレス照合部とを備えている。

そして、上記レジスタ部は、上位アドレス照合部から照
合不一致の通知を受けた場合には記憶部から新たな読出
しデータを受け取ったのち、また上位アドレス照合部か
ら照合一致の通知を受けた場合には記憶部から新たな読
出しデータを受け取ることなく直ちに、保持中のｎ語長
の読出しデータのうち読出しアドレスの下位部分で指定
される１語のデータをデータバス上に出力することによ
り、アクセスの連続性を利用してデータ読出し時間を短
縮するように構成されている。

以下、本発明の作用を実施例と共に詳細に説明する。

実施例 第１図は、本発明の一実施例の記憶装置の構成を、アク
セス主体の中央処理袋ｆｆ　２０、アドレスバス２１及
びデータバス２２との関連において示すブロック図であ
る。

この記憶装置ＩＯは、メモリセルで構成される記憶部１
１と、記憶部１１から読出される読出しデータを保持す
るレジスタ部１２と、アドレスレジスタ１３ａ及びアド
レス照合回路１３ｂで構成される上位アドレス照合部１
３とを備えている。

記憶部１１は、処理装置２ｏから供給される読出しアド
レスの上位ビットＡ２〜Ａ　１５で指定される最大１６
．２２４個の各番地に４語長のデータを格納する。

レジスタ部１２は、この記憶部１１の各番地から読出さ
れる４語長のデータを保持するビット幅を有しており、
各語に対応して４個のセクション１２゜、１２．．１２
□及びＩＬがら構成されている。

この記憶装置１０が処理装置２ｏから受けた１６ビツト
幅の読出しアドレスのうち、その上位部分の１４ピッｌ
−（Ａ、〜Ａｓ５）が記憶部１１に供給され、下位部分
の２ビツト（Ａｏ　、　Ａ＋　）がレジスタ部１２に供
給される。

上位アドレス照合部１３のアドレス照合回路１３ｂは、
この記憶装置に新たな読出しアドレスが供給されるたび
に、その上位部分（Ａ、〜Ａ、Ｓ）とアドレス・レジス
タ１３ａに保持されている直前の読出しアドレスの上位
部分とを照合し、この照合結果を信号線１３ｃでレジス
タ部１２に通知する。また、上位アドレス照合回路１２
は、上記照合結果が一致した場合には、信号線１３ｄを
介して記憶部１１の読出し動作を禁止する。

レジスタ部１２′は、上位アドレス照合部１３がら照合
不一致の通知を受けた場合には、記憶部１１から読出さ
れる新たな４語長の読出しデータを受け取って保持し、
保持済み読出しデータのうち読出しアドレスの下位部分
（ＡＯ、Ａ＋　）で指定される１語をデータバス２２上
に出力する。また、レジスタ部１２は、上位アドレス照
合部１３がら照合一致の通知を受けた場合には、記憶部
１１から新たな読出しデータを受け取ることなく直ちに
、保持中の４語長の読出しデータのうち読出しアドレス
の下位部分（Ａ、、Ａ、’）で指定される１語のデータ
をデータバス２２上に出力する。

従って、中央処理装置２０には、この記憶装置１０が、
その記憶部１１内に示すように、ｏ、■。

２．３．４・・・・６４，８９５の個別番地を有し、そ
れぞれに単語長のデータを格納する従来の記憶装置と全
（同様に見える。これを、記憶部１１に付した０、１，
２．３．４・・・で示される各番地の単語長のデータが
連続的に読出される場合について説明する。

中央処理装置２０は、最初の０番地のデータを読出すた
めに、それぞれがオール０の上位部分と下位部分から成
る読出しアドレスを記憶値Ｗ　１０に供給する。アドレ
スレジスタ１３ａの内容が記憶部１１のアドレスのいず
れにも該当しない値に初期設定されているものとし、上
位アドレス照合部１３は照合の不一致をレジスタ部１２
に通知する。また、オール０のアドレスの上位部分に基
づき、図中の０番地から４番地までのデータが同時に記
憶部１１から読出されてレジスタ部１２の対応のセクシ
ョン１２゜〜１２．に保持される。次に、この保持済み
４語長の続出しデータのうちアドレスの下位ビ・ノド（
００）で指定される０番地の１語がレジスタ部１２のセ
クション１２゜からデータバス２２上に出力され、中央
処理装置２０に引き取られる。

引き続き中央処理装置２０は、次の１番地のデータを読
出すために、それぞれがオール０の上位部分と下位部分
（０１）から成る読出しアドレスを記憶装置１０に供給
する。この場合、アドレスレジスタ１３ａの内容が直前
の値オールＯであるため、上位アドレス照合部１３は照
合の一致をレジスタ部１２に通知すると共に、記憶部１
１の読出し動作を禁止する。レジスタ部１２は、上位ア
ドレス照合部１３から照合一致の通知を受けると、記憶
部１１からの読出しデータを受け取ることなく直ちに、
保持中の４語長の読出しデータのうちアドレスの下位ビ
ット（０１）で指定される１番地の１語をレジスタ部１
２のセクション１２１からデータバス２２上に出力する
。

次の２番地と３番地のデータについても上述の１番地の
データの場合として同様に、レジスタ部のセクション１
２□と１２．のそれぞれからデータバス２２上に直ちに
出力される。

次の４番地のデータについては、上述の０番地のデータ
の場合と同様に、４番地から７番地までの４語長の読出
しデータがレジスタ部１２に保持されたのち、アドレス
の下位部分（００）で指定される４番地のデータがセク
ション１２゜からデータバス２２上に出力される。後続
の５番地から７番地のデータについては、上述の１番地
から３番地のデータの場合と同様に、レジスタ１２のセ
クション１２．〜１２３から直ちに１語のデータがデー
タバス２２上に出力される。

上述の場合において、例えば４番地のデータの読出しが
スキップされたときには、５番地のデータの読出しに際
し、４番地から７番地までのデータがレジスタ１２の各
セクションに保持されたのち、セクション１２＋から５
番地のデータがデータバス２２上に出力される。後続の
６番地のデータと７番地のデータは、上述した連続的な
読出しの場合と全く同様に、レジスタ１２のセクション
１２□と１２．のそれぞれから直ちにデータバス２２上
に出力される。

従って、中央処理装置２０は、０番地から連続的にデー
タを読出してゆく場合には、第２図のタイミング図に例
示するように、記憶部１１からのデータ読出しを伴う０
．４．８・・・の各番地については、記憶部１１からの
読出し時間に見合う分だけ、ＲＥＡＤＹ信号の立下げに
よって適宜な数のＷＡＩＴステートＴｔ、（第２図の例
では２個のＷＡＩＴステートＴｗ）を挿入することなど
により読出し時間を延長すると共に、その他の番地につ
いてはＷＡＩＴステートの挿入などによる読出し時間の
延長を行うことなく、データの読出しを行えばよい。

また、中央処理装置２０は、上述した４番地のスキップ
の場合のように、アドレスの連続性が途切れた場合には
、跳び番地からのデータ読出しに際しＷＡＩＴステート
を挿入すればよい。このようなＷＡＩＴステートの挿入
は、４の倍数のアドレスとアドレスの連続性を検出する
簡易なハードウェアによって容易に実現できる。

なお、バイポーラトランジスタなどで構成されるレジス
タ部１２は、ＭＯＳ）ランジスタなどで構成される記憶
部１１よりも高速動作が可能であごとは、良く知られて
いる。

また、同一の読出し時間を要する記憶部を使用する従来
装置では、全ての番地の読出しにＷＡＴＴステートに挿
入することが必要になり、その分読出し速度が低下する
。

以上、４語長の場合について例示したが、２語以上の適
宜な語長について本発明の効果が奏されることは明らか
である。

本発明の記憶装置は、主メモリやキャシュメモリなどの
ＲＡＭ、あるいはＲＯＭなど、適宜な記憶装置に適用出
来る。

発明の効果 以上詳細に説明したように、本発明の記憶装置は、記憶
部に長語長のデータを格納しておき、これをデータ読出
し時に一旦高速のレジスタに保持させ、上位アドレスの
照合結果に従って、下位アドレスで指定される部分の１
語をデータバス上に出力する構成であるから、簡易なハ
ードウェア構成のもとて続出し速度が大幅に短縮される
という効果が奏される。

特に、プログラムのフェッチのようなアドレスの連続性
の高い読出し動作を行う場合に顕著な効果が奏される。

【図面の簡単な説明】

第１図は本発明の一実施例の記憶装置１０の構成を、読
出し主体の中央処理装置２０、アドレスバス２１．デー
タバス２２と関連付けて示すブロック図、第２図は第１
図の記憶装置の読出し動作を説明するためのタイミング
図である。 １１・・記憶部、１２・・レジスタ部、１３・・上位ア
ドレス照合部、１３ａ・・アドレスレジスタ、１ｊｂ・
・アドレス照合回路。 特許出願人　日本電気ホームエレクトロニクス株式会社

Claims (1)

1. 【特許請求の範囲】 ｎ語長（ｎは２以上の整数）のデータを格納すると共に
   読出しアドレスの上位部分で指定されたｎ語長の格納デ
   ータを出力する記憶部と、 この記憶部から読出されたｎ語長のデータを保持すると
   共に読出しアドレスの下位部分を受けるレジスタ部と、 前記記憶部に供給される読出しアドレスの上位部分を直
   前に供給された読出しアドレスの上位部分と照合し、照
   合結果を前記レジスタ部に通知する上位アドレス照合部
   とを備え、 前記レジスタ部は、前記上位アドレス照合部から照合不
   一致の通知を受けた場合には前記記憶部から新たな読出
   しデータを受け取ったのち、前記上位アドレス照合部か
   ら照合一致の通知を受けた場合には前記記憶部から新た
   な読出しデータを受け取ることなく直ちに、保持中のｎ
   語長の読出しデータのうち前記読出しアドレスの下位部
   分で指定される１語分のデータをデータバス上に出力す
   ることを特徴とする記憶装置。