JP2655410B2 - 多重化ｎ連一致保護回路 - Google Patents
多重化ｎ連一致保護回路Info
- Publication number
- JP2655410B2 JP2655410B2 JP63014135A JP1413588A JP2655410B2 JP 2655410 B2 JP2655410 B2 JP 2655410B2 JP 63014135 A JP63014135 A JP 63014135A JP 1413588 A JP1413588 A JP 1413588A JP 2655410 B2 JP2655410 B2 JP 2655410B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- coincidence
- sequence
- input
- detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ通信分野に利用される。
本発明は、Ｎ連不一致保護回路に関し、特に入力デー
タ信号のＮ連一致処理を多重化して行うようにした多重
化Ｎ連一致保護回路に関する。
タ信号のＮ連一致処理を多重化して行うようにした多重
化Ｎ連一致保護回路に関する。
本発明は、入力データ信号についてＮ連一致検出また
はＮ連不一致検出を行い、Ｎ連一致保護信号を出力する
Ｎ連一致保護回路において、 前記入力データ信号として、Ｍ多重化（Ｍは自然数）
されたデータ信号をＮ連一致保護処理できるようにする
ことにより、 複数の入力データ信号についてのＮ連一致処理を簡単
なハード構成で行える多重化Ｎ連一致保護回路を実現し
たものである。
はＮ連不一致検出を行い、Ｎ連一致保護信号を出力する
Ｎ連一致保護回路において、 前記入力データ信号として、Ｍ多重化（Ｍは自然数）
されたデータ信号をＮ連一致保護処理できるようにする
ことにより、 複数の入力データ信号についてのＮ連一致処理を簡単
なハード構成で行える多重化Ｎ連一致保護回路を実現し
たものである。
従来、この種のＮ連一致保護回路では、Ｎ連した入力
データ信号を保持するレジスタ列と、Ｎ連一致検出を行
うＮ連一致検出回路と、Ｎ連不一致検出を行うＮ連不一
致検出回路と、前記Ｎ連一致またはＮ連不一致検出した
結果をラッチするラッチ回路とより構成されていた。
データ信号を保持するレジスタ列と、Ｎ連一致検出を行
うＮ連一致検出回路と、Ｎ連不一致検出を行うＮ連不一
致検出回路と、前記Ｎ連一致またはＮ連不一致検出した
結果をラッチするラッチ回路とより構成されていた。
第３図は、従来使用されてきた３連一致保護回路を示
すブロック構成図である。第３図において、11は入力端
子、12−１、12−２および12−３はレジスタ、13は三連
一致検出回路、４は三連不一致検出回路、15はラッチ回
路および18は出力端子である。
すブロック構成図である。第３図において、11は入力端
子、12−１、12−２および12−３はレジスタ、13は三連
一致検出回路、４は三連不一致検出回路、15はラッチ回
路および18は出力端子である。
入力端子11より入力される信号はディジタル信号であ
り、レジスタ12−１にＮ番目のデータ信号が入力される
とき、レジスタ12−２にはＮ−１番目、レジスタ12−３
にはＮ−２番目のデータが保持される。レジスタ12−
１、12−２および12−３に保持された３連データは、三
連一致検出回路13と三連不一致検出回路14とに入力され
る。三連一致検出回路13または三連不一致回路14により
検出された三連一致信号または三連不一致信号は、三連
一致または三連不一致のデータ列がレジスタ12−１、12
−２および12−３に保持されているときのみ出力され
る。ラッチ回路15では、前記の三連一致信号または三連
不一致信号が出力されたときのみ状態を変え、出力端子
18に三連一致保護信号として出力される。
り、レジスタ12−１にＮ番目のデータ信号が入力される
とき、レジスタ12−２にはＮ−１番目、レジスタ12−３
にはＮ−２番目のデータが保持される。レジスタ12−
１、12−２および12−３に保持された３連データは、三
連一致検出回路13と三連不一致検出回路14とに入力され
る。三連一致検出回路13または三連不一致回路14により
検出された三連一致信号または三連不一致信号は、三連
一致または三連不一致のデータ列がレジスタ12−１、12
−２および12−３に保持されているときのみ出力され
る。ラッチ回路15では、前記の三連一致信号または三連
不一致信号が出力されたときのみ状態を変え、出力端子
18に三連一致保護信号として出力される。
Ｎ連一致保護回路においても、レジスタ12−１、12−
２および12−３をＮ個に増加して前述の処理を行ってい
た。
２および12−３をＮ個に増加して前述の処理を行ってい
た。
前述した従来のＮ連一致保護回路では、複数のデータ
を取り扱う場合、すべての回路を別々に持たなければな
らないので、回路規模が大きくなる欠点があった。
を取り扱う場合、すべての回路を別々に持たなければな
らないので、回路規模が大きくなる欠点があった。
本発明の目的は、前記の欠点を除去することにより、
簡単な回路構成でもって、複数の入力データ信号を取り
扱うことのできる多重化Ｎ連一致保護回路を提供するこ
とにある。
簡単な回路構成でもって、複数の入力データ信号を取り
扱うことのできる多重化Ｎ連一致保護回路を提供するこ
とにある。
本発明は、複数Ｎ連した入力データ信号のＮ連一致検
出を行うＮ連一致検出回路と、前記入力データ信号のＮ
連不一致検出を行うＮ連不一致検出回路とを含むＮ連一
致保護回路において、前記入力データ信号としてＭ多重
化（Ｍは自然数）されたデータ信号を入力し、Ｎ連した
前記データ信号をＭ個の所定のアドレスに保持し、それ
ぞれ前記Ｎ連一致検出回路および前記Ｎ連不一致検出回
路へ出力するＮ個の第一の記憶回路と、前記Ｎ連一致検
出または前記Ｎ連不一致検出された結果を前回までのＮ
連一致検出またはＮ連不一致検出された結果と照合しＮ
連一致保護信号を出力するラッチ照合回路と、前記ラッ
チ照合回路の内容をＭ個の所定のアドレスに保持し、前
回までのＮ連一致検出またはＮ連不一致検出された結果
を前記ラッチ照合回路へ出力する第二の記憶回路と、前
記第一および第二の記憶回路の所定のアドレスを指示す
るアドレス信号をＭ回発生するアドレス発生回路とを含
むことを特徴とする。
出を行うＮ連一致検出回路と、前記入力データ信号のＮ
連不一致検出を行うＮ連不一致検出回路とを含むＮ連一
致保護回路において、前記入力データ信号としてＭ多重
化（Ｍは自然数）されたデータ信号を入力し、Ｎ連した
前記データ信号をＭ個の所定のアドレスに保持し、それ
ぞれ前記Ｎ連一致検出回路および前記Ｎ連不一致検出回
路へ出力するＮ個の第一の記憶回路と、前記Ｎ連一致検
出または前記Ｎ連不一致検出された結果を前回までのＮ
連一致検出またはＮ連不一致検出された結果と照合しＮ
連一致保護信号を出力するラッチ照合回路と、前記ラッ
チ照合回路の内容をＭ個の所定のアドレスに保持し、前
回までのＮ連一致検出またはＮ連不一致検出された結果
を前記ラッチ照合回路へ出力する第二の記憶回路と、前
記第一および第二の記憶回路の所定のアドレスを指示す
るアドレス信号をＭ回発生するアドレス発生回路とを含
むことを特徴とする。
Ｎ個の第一の記憶回路は、入力されるＭ多重化入力デ
ータ信号を、アドレス発生回路からのアドレス信号に従
って所定のアドレスに保持する。Ｎ連一致検出回路およ
びＮ連不一致検出回路は前記第一の記憶回路に保持され
たデータ列について、それぞれＮ連一致検出およびＮ連
不一致検出を行い、その結果をラッチ照合回路へ出力す
る。前記ラッチ照合回路では、これらの入力された結果
を第二の記憶回路に保持された前回までの結果と照合
し、Ｎ連一致保護信号を出力する。そして前述の処理が
前記アドレス発生回路からのアドレス信号に従ってＭ回
繰り返えされることにより一連の処理を終了する。
ータ信号を、アドレス発生回路からのアドレス信号に従
って所定のアドレスに保持する。Ｎ連一致検出回路およ
びＮ連不一致検出回路は前記第一の記憶回路に保持され
たデータ列について、それぞれＮ連一致検出およびＮ連
不一致検出を行い、その結果をラッチ照合回路へ出力す
る。前記ラッチ照合回路では、これらの入力された結果
を第二の記憶回路に保持された前回までの結果と照合
し、Ｎ連一致保護信号を出力する。そして前述の処理が
前記アドレス発生回路からのアドレス信号に従ってＭ回
繰り返えされることにより一連の処理を終了する。
従って、本発明によれば、簡単な回路構成でもって、
複数の入力データ信号についてのＮ連一致保護処理を行
うことが可能となる。
複数の入力データ信号についてのＮ連一致保護処理を行
うことが可能となる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック構成図であ
る。本実施例は、複数Ｎ連したデータ信号のＮ連一致検
出を行うＮ連一致検出回路３と、前記データ信号のＮ連
不一致検出を行うＮ連不一致検出回路４とを含むＮ連一
致保護回路において、入力端子１から入力される入力デ
ータ信号21としてＭ多重化（Ｍは自然数）されたデータ
信号を入力し、Ｎ連した前記データ信号を保持し、それ
ぞれＮ連一致検出回路３およびＮ連不一致検出回路４へ
出力するＮ個の第一の記憶回路２−１〜２−Ｎと、前記
Ｎ連一致検出または前記Ｎ連不一致検出された結果を前
回までのＮ連一致検出またはＮ連不一致検出された結果
と照合しＮ連一致保護信号22を出力端子８へ出力するラ
ッチ照合回路５と、ラッチ照合回路５の内容を保持し前
回までのＮ連一致検出またはＮ連不一致検出された結果
を前記ラッチ照合回路へ出力する第二の記憶回路６と、
第一および第二の記憶回路２−１〜２−Ｎおよび６に対
するアドレス信号23を発生するアドレス発生回路７とを
含んでいる。
る。本実施例は、複数Ｎ連したデータ信号のＮ連一致検
出を行うＮ連一致検出回路３と、前記データ信号のＮ連
不一致検出を行うＮ連不一致検出回路４とを含むＮ連一
致保護回路において、入力端子１から入力される入力デ
ータ信号21としてＭ多重化（Ｍは自然数）されたデータ
信号を入力し、Ｎ連した前記データ信号を保持し、それ
ぞれＮ連一致検出回路３およびＮ連不一致検出回路４へ
出力するＮ個の第一の記憶回路２−１〜２−Ｎと、前記
Ｎ連一致検出または前記Ｎ連不一致検出された結果を前
回までのＮ連一致検出またはＮ連不一致検出された結果
と照合しＮ連一致保護信号22を出力端子８へ出力するラ
ッチ照合回路５と、ラッチ照合回路５の内容を保持し前
回までのＮ連一致検出またはＮ連不一致検出された結果
を前記ラッチ照合回路へ出力する第二の記憶回路６と、
第一および第二の記憶回路２−１〜２−Ｎおよび６に対
するアドレス信号23を発生するアドレス発生回路７とを
含んでいる。
本発明の特徴は、第１図において、記憶回路２−１〜
２−Ｎ、ラッチ照合回路５、記憶回路６およびアドレス
発生回路７を設けたことにある。
２−Ｎ、ラッチ照合回路５、記憶回路６およびアドレス
発生回路７を設けたことにある。
次に、本実施例の動作について、第２図に示す入力デ
ータ信号の説明図を参照して説明する。本実施例では、
多重化処理を行うために入力端子１には、Ｎ連一致処理
を行うべき入力データ信号が入力される。このデータ信
号は、第２図で示されるようにＭ多重化（Ｍは自然数）
されたデータ信号である。そして、第２図のデータ信号
のうちデータDx-yの処理を行う場合には、アドレス発生
回路７の出力するアドレス信号の示すアドレス値はｘと
なっている。アドレス発生回路７から出力されたアドレ
ス信号23は、記憶回路２−１〜２−Ｎと記憶回路６とへ
入力され、記憶回路２−１〜２−Ｎと記憶回路６とで
は、アドレスｘに対するデータの入出力が可能となる。
次に記憶回路６より前回行われたデータDx-(y-1)のＮ連
一致処理結果をラッチ回路５へ入力する。このとき、入
力端子１にはデータDx-yが入力されているものとし、記
憶回路２−１〜２−Ｎで、入力端子１のデータを記憶回
路２−１に入力し、記憶回路２−１のデータを記憶回路
２−２に入力するように同時にシフトを行う。シフト後
では、記憶回路２−１〜２−Ｎの出力データDx-y、D
x-(y-1)、Dx-(y-2)、…、Dx-(y-N+1)のように、現在の
入力データDx-yと（Ｎ−１）回目までのデータ列が出力
される。
ータ信号の説明図を参照して説明する。本実施例では、
多重化処理を行うために入力端子１には、Ｎ連一致処理
を行うべき入力データ信号が入力される。このデータ信
号は、第２図で示されるようにＭ多重化（Ｍは自然数）
されたデータ信号である。そして、第２図のデータ信号
のうちデータDx-yの処理を行う場合には、アドレス発生
回路７の出力するアドレス信号の示すアドレス値はｘと
なっている。アドレス発生回路７から出力されたアドレ
ス信号23は、記憶回路２−１〜２−Ｎと記憶回路６とへ
入力され、記憶回路２−１〜２−Ｎと記憶回路６とで
は、アドレスｘに対するデータの入出力が可能となる。
次に記憶回路６より前回行われたデータDx-(y-1)のＮ連
一致処理結果をラッチ回路５へ入力する。このとき、入
力端子１にはデータDx-yが入力されているものとし、記
憶回路２−１〜２−Ｎで、入力端子１のデータを記憶回
路２−１に入力し、記憶回路２−１のデータを記憶回路
２−２に入力するように同時にシフトを行う。シフト後
では、記憶回路２−１〜２−Ｎの出力データDx-y、D
x-(y-1)、Dx-(y-2)、…、Dx-(y-N+1)のように、現在の
入力データDx-yと（Ｎ−１）回目までのデータ列が出力
される。
記憶回路２−１〜２−Ｎの出力は、それぞれＮ連一致
検出回路３およびＮ連不一致検出回路４に入力され、前
記Ｎ連のデータ信号に対するＮ連一致検出とＮ連不一致
検出とが行われ、その結果はそれぞれラッチ照合回路５
に入力される。ラッチ照合回路５では、記憶回路６に保
持された前回までのＮ連一致結果とを照合し、Ｎ連不一
致検出回路３またはＮ連不一致検出回路４で、新たにＮ
連一致検出またはＮ連不一致検出したときのみ内容が変
更され、Ｎ連一致保護信号22が出力端子８へ出力され
る。一方、ラッチ照合回路５の内容は、記憶回路６に入
力されそこで保持される。
検出回路３およびＮ連不一致検出回路４に入力され、前
記Ｎ連のデータ信号に対するＮ連一致検出とＮ連不一致
検出とが行われ、その結果はそれぞれラッチ照合回路５
に入力される。ラッチ照合回路５では、記憶回路６に保
持された前回までのＮ連一致結果とを照合し、Ｎ連不一
致検出回路３またはＮ連不一致検出回路４で、新たにＮ
連一致検出またはＮ連不一致検出したときのみ内容が変
更され、Ｎ連一致保護信号22が出力端子８へ出力され
る。一方、ラッチ照合回路５の内容は、記憶回路６に入
力されそこで保持される。
前述の動作を、データD1〜Ｍに対して行うことによ
り、Ｍ多重化したＮ連一致保護処理が実現される。
り、Ｍ多重化したＮ連一致保護処理が実現される。
以上説明したように、本発明は、複数のＮ連一致処理
データを多重化して処理することにより、従来の回路を
複数用いるものに比べ、ハードウェアの量を少なくでき
る効果がある。
データを多重化して処理することにより、従来の回路を
複数用いるものに比べ、ハードウェアの量を少なくでき
る効果がある。
第１図は本発明の一実施例を示すブロック構成図。 第２図はそのＭ多重化された入力データ列の説明図。 第３図は従来の三連一致保護回路を示すブロック構成
図。 １、11……入力端子、２−１〜２−Ｎ、６……記憶回
路、３……Ｎ連一致検出回路、４……Ｎ連不一致検出回
路、５……ラッチ照合回路、７……アドレス発生回路、
８、18……出力端子、12−１〜12−３……レジスタ、13
……三連一致検出回路、14……三連不一致検出回路、15
……ラッチ回路、21……入力データ信号、22……Ｎ連一
致保護信号、23……アドレス信号、D1-1〜DM-(N-1)……
データ。
図。 １、11……入力端子、２−１〜２−Ｎ、６……記憶回
路、３……Ｎ連一致検出回路、４……Ｎ連不一致検出回
路、５……ラッチ照合回路、７……アドレス発生回路、
８、18……出力端子、12−１〜12−３……レジスタ、13
……三連一致検出回路、14……三連不一致検出回路、15
……ラッチ回路、21……入力データ信号、22……Ｎ連一
致保護信号、23……アドレス信号、D1-1〜DM-(N-1)……
データ。
Claims (1)
- 【請求項１】複数Ｎ連した入力データ信号のＮ連一致検
出を行うＮ連一致検出回路（３）と、 前記入力データ信号のＮ連不一致検出を行うＮ連不一致
検出回路（４）とを含むＮ連一致保護回路において、 前記入力データ信号としてＭ多重化（Ｍは自然数）され
たデータ信号を入力し、Ｎ連した前記データ信号をＭ個
の所定のアドレスに保持し、それぞれ前記Ｎ連一致検出
回路および前記Ｎ連不一致検出回路へ出力するＮ個の第
一の記憶回路（２−１〜２−Ｎ）と、 前記Ｎ連一致検出または前記Ｎ連不一致検出された結果
を前回までのＮ連一致検出またはＮ連不一致検出された
結果と照合しＮ連一致保護信号を出力するラッチ照合回
路（５）と、 前記ラッチ照合回路の内容をＭ個の所定のアドレスに保
持し、前回までのＮ連一致検出またはＮ連不一致検出さ
れた結果を前記ラッチ照合回路へ出力する第二の記憶回
路（６）と、 前記第一および第二の記憶回路の所定のアドレスを指示
するアドレス信号をＭ回発生するアドレス発生回路
（７）と を含むことを特徴とする多重化Ｎ連一致保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014135A JP2655410B2 (ja) | 1988-01-25 | 1988-01-25 | 多重化ｎ連一致保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014135A JP2655410B2 (ja) | 1988-01-25 | 1988-01-25 | 多重化ｎ連一致保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01190039A JPH01190039A (ja) | 1989-07-31 |
| JP2655410B2 true JP2655410B2 (ja) | 1997-09-17 |
Family
ID=11852697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63014135A Expired - Lifetime JP2655410B2 (ja) | 1988-01-25 | 1988-01-25 | 多重化ｎ連一致保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655410B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61289741A (ja) * | 1985-06-18 | 1986-12-19 | Nec Corp | 連送保護回路 |
-
1988
- 1988-01-25 JP JP63014135A patent/JP2655410B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01190039A (ja) | 1989-07-31 |
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