JPH04107757A - メモリエラーチェックシステム - Google Patents
メモリエラーチェックシステムInfo
- Publication number
- JPH04107757A JPH04107757A JP2227181A JP22718190A JPH04107757A JP H04107757 A JPH04107757 A JP H04107757A JP 2227181 A JP2227181 A JP 2227181A JP 22718190 A JP22718190 A JP 22718190A JP H04107757 A JPH04107757 A JP H04107757A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- address
- upper half
- error check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 30
- 230000000873 masking effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリエラーチェックシステムに関し、特にデ
ータを格納するメモリ装置のエラーをチエツクするメモ
リエラーチェックシステムに関する。
ータを格納するメモリ装置のエラーをチエツクするメモ
リエラーチェックシステムに関する。
従来技術
従来のメモリエラーチェックシステムとしては、例えば
同一構成のメモリを２個設け、これ等２つのメモリに対
して同一のアドレスを供給して読出されたデータ同士を
比較する構成のものがある。
同一構成のメモリを２個設け、これ等２つのメモリに対
して同一のアドレスを供給して読出されたデータ同士を
比較する構成のものがある。
この様なエラーチエツクシステムでは、メモリの使用ワ
ード数が半分以下の場合でも、同一構成のメモリを２個
設ける構成であるので、ハードウェア量が増大するとい
う欠点がある。
ード数が半分以下の場合でも、同一構成のメモリを２個
設ける構成であるので、ハードウェア量が増大するとい
う欠点がある。
発明の目的
本発明はハードウェア量の増大なくメモリのエラーチエ
ツクが可能なメモリエラーチェックシステムを提供する
ことを目的とする。
ツクが可能なメモリエラーチェックシステムを提供する
ことを目的とする。
発明の構成
本発明によるメモリチエツクシステムは、上位半分のワ
ードと下位半分のワードとに同一のデータを記憶したメ
モリと、第１のタイミングにて前記上位半分のデータを
読出して一時格納するレジスタと、このタイミングに続
く第２のタイミングにて前記下位半分のデータを読出す
手段と、この読出された下位半分のデータと前記レジス
タに格納された上位半分のデータとを比較する比較手段
とを含み、この比較結果をメモリエラーチェック情報と
したことを特徴とする。
ードと下位半分のワードとに同一のデータを記憶したメ
モリと、第１のタイミングにて前記上位半分のデータを
読出して一時格納するレジスタと、このタイミングに続
く第２のタイミングにて前記下位半分のデータを読出す
手段と、この読出された下位半分のデータと前記レジス
タに格納された上位半分のデータとを比較する比較手段
とを含み、この比較結果をメモリエラーチェック情報と
したことを特徴とする。
実施例
以下に図面を参照しつつ本発明の詳細な説明する。
第１図は本発明の実施例のシステムブロック図である。
チエツク対象のメモリ１は上位半分のワードと下位半分
のワードとに区切られており、互いに対応する部分に同
一のデータが夫々格納されているものとする。
のワードとに区切られており、互いに対応する部分に同
一のデータが夫々格納されているものとする。
レジスタ２はこのメモリからの読出しデータを一時格納
するものであり、アドレス切替え回路部３は外部からの
アドレス（ａ）３００に対して最上位ビットに“０”若
しくは“１”を付加して出力するものである。本例では
、セット信号５００が“１″のとき０”を最上位ビット
として出力し、またセット信号５００か“０”のとき“
１”を最上位ビットとして出力するようになっている。
するものであり、アドレス切替え回路部３は外部からの
アドレス（ａ）３００に対して最上位ビットに“０”若
しくは“１”を付加して出力するものである。本例では
、セット信号５００が“１″のとき０”を最上位ビット
として出力し、またセット信号５００か“０”のとき“
１”を最上位ビットとして出力するようになっている。
比較回路４はメモリ１からの読出しデータとレジスタ２
の内容とを比較するものであり、エラマスク回路６はこ
の比較出力４００ 、！：Ｐ／Ｆ （フリップフロッ
プ）５の出力５［１１とを２人力とするアンドゲートか
らなり、Ｆ／Ｆ ５のマスク信号５０１が“０”のとき
、比較出力４００をマスクし、“１”のときマスク解除
となる。このマスク解除のときのゲート出力６００がメ
モリエラーチェック信号として上位へ報告される。
の内容とを比較するものであり、エラマスク回路６はこ
の比較出力４００ 、！：Ｐ／Ｆ （フリップフロッ
プ）５の出力５［１１とを２人力とするアンドゲートか
らなり、Ｆ／Ｆ ５のマスク信号５０１が“０”のとき
、比較出力４００をマスクし、“１”のときマスク解除
となる。このマスク解除のときのゲート出力６００がメ
モリエラーチェック信号として上位へ報告される。
Ｆ／Ｐ ５はセット信号５００をセットして、マスク信
号５０１を生成するものである。
号５０１を生成するものである。
第２図は本発明の動作を示すタイミンクチャトであり、
１クロツクサイクル目では、セット（言号５００に“１
”が送られる。これによりアドレス３００のａの最上位
ビットに“０”が付加されたアドレス３０１がアドレス
切替え回路３から送出される。よってメモリ１の上位半
分のワードに相当するデータが読出され、次の２クロツ
クサイクル目の先頭でレジスタ２にこれが格納されると
共に、Ｆ／Ｆ ５か“１”にセットされる。
１クロツクサイクル目では、セット（言号５００に“１
”が送られる。これによりアドレス３００のａの最上位
ビットに“０”が付加されたアドレス３０１がアドレス
切替え回路３から送出される。よってメモリ１の上位半
分のワードに相当するデータが読出され、次の２クロツ
クサイクル目の先頭でレジスタ２にこれが格納されると
共に、Ｆ／Ｆ ５か“１”にセットされる。
この２クロツクサイクル目で、セット信号５００が“Ｏ
”となり、よってアドレス切替え回路３がらアドレス３
００のａの最上位ビットに“１″が付加されたアドレス
３０１が送出されて、メモリ１がら上位半分のデータと
同一の下位半分のデータが読出される。
”となり、よってアドレス切替え回路３がらアドレス３
００のａの最上位ビットに“１″が付加されたアドレス
３０１が送出されて、メモリ１がら上位半分のデータと
同一の下位半分のデータが読出される。
この読出しデータとレジスタ２に格納されているデータ
とが比較回路４にて比較され、Ｆ／Ｆ ５の“１°出力
によりオープン状態のエラーマスク回路６から比較結果
４００が導出されるのである。
とが比較回路４にて比較され、Ｆ／Ｆ ５の“１°出力
によりオープン状態のエラーマスク回路６から比較結果
４００が導出されるのである。
以下、例えばアドレスを順次変化せしめつつ上記の動作
を繰返すことによって、全てのメモリのエントリについ
てデータエラーチエツクが可能となる。
を繰返すことによって、全てのメモリのエントリについ
てデータエラーチエツクが可能となる。
発明の効果
以上述べた様に、本発明によれば、メモリの使用ワード
数が全容量の半分以下の場合に、上位半分ワードと下位
半分ワードとに同一のデータをロードしておき、これ等
対応ワードを読出して比較するようにしたので、メモリ
を２個用いることなくエラーチエツクか可能となるとい
う効果がある。
数が全容量の半分以下の場合に、上位半分ワードと下位
半分ワードとに同一のデータをロードしておき、これ等
対応ワードを読出して比較するようにしたので、メモリ
を２個用いることなくエラーチエツクか可能となるとい
う効果がある。
第１図は本発明の実施例のブロック図、第２図は本発明
の実施例の動作を示すタイミングチャートである。 主要部分の符号の説明 ｌ・・・・−・メモリ ２・・・・・・レジスタ ３・・・・・・アドレス切替え部 ４・・・・・・比較回路
の実施例の動作を示すタイミングチャートである。 主要部分の符号の説明 ｌ・・・・−・メモリ ２・・・・・・レジスタ ３・・・・・・アドレス切替え部 ４・・・・・・比較回路
Claims (1)
- （１）上位半分のワードと下位半分のワードとに同一の
データを記憶したメモリと、第１のタイミングにて前記
上位半分のデータを読出して一時格納するレジスタと、
このタイミングに続く第２のタイミングにて前記下位半
分のデータを読出す手段と、この読出された下位半分の
データと前記レジスタに格納された上位半分のデータと
を比較する比較手段とを含み、この比較結果をメモリエ
ラーチェック情報としたことを特徴とするメモリエラー
チェックシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227181A JPH04107757A (ja) | 1990-08-29 | 1990-08-29 | メモリエラーチェックシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227181A JPH04107757A (ja) | 1990-08-29 | 1990-08-29 | メモリエラーチェックシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107757A true JPH04107757A (ja) | 1992-04-09 |
Family
ID=16856760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227181A Pending JPH04107757A (ja) | 1990-08-29 | 1990-08-29 | メモリエラーチェックシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04107757A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100980694B1 (ko) * | 2006-09-29 | 2010-09-07 | 키몬다 아게 | 전자 디바이스, 전자 디바이스를 동작시키는 방법, 메모리회로 및 메모리 회로를 동작시키는 방법 |
| US7925944B2 (en) | 2007-12-19 | 2011-04-12 | Panasonic Corporation | Semiconductor device |
-
1990
- 1990-08-29 JP JP2227181A patent/JPH04107757A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100980694B1 (ko) * | 2006-09-29 | 2010-09-07 | 키몬다 아게 | 전자 디바이스, 전자 디바이스를 동작시키는 방법, 메모리회로 및 메모리 회로를 동작시키는 방법 |
| US7925944B2 (en) | 2007-12-19 | 2011-04-12 | Panasonic Corporation | Semiconductor device |
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