JPS62269076A - 半導体メモリ試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は被試験メモリをパターン発生器よりのアドレ
ス【二よりアクセスすると共ｆ二、パターン発生器より
のデータを書込みその後パターン発生器よりのアドレス
信号（二よってその被試験メモリを読出し、期待値と比
較して被試験メモリを試験する半導体メモリ試験装置に
関する。

「従来の技術」 従来のこの種の半導体メモリ試験装置は例えば第８図に
示すようＣユ構成されていた。パターン発生器１１のア
ドレス端子１２よりアドレス信号を被試験メモＩＪ　１
３　ｉ二与え、被試験メモＩＪ　ｌ　３のそのアドレス
にパターン発生器１１で発生したデータ端子１４よりの
データを書込む。七の後パターン発生器１１より被試験
メモリ１３にアドレスを印加して読出し、その時読出さ
れたデータと、パターン発生器１１から出力されたデー
タ、つまり期待値データとの比較を論理比較器１５（二
で行い、被試験メモＩＪ　Ｉ　Ｊの良否判定を行う。

パターン発生器１１はアドレス全生部２１．データ発生
部２２．データメモリ２３、クロック制副信号発生部２
４．シーケンス制御部２５により構成される。ンーケン
ス制御部２５はアドレス全生部２１．データ発生部２２
、クロック制御信号発生部２４の制御を行う。アドレス
発生部２１は被試験メモＩＪ　ｌ　３に印加するアドレ
ス信号の発生を行う。データ発生部２２は被試験メモリ
１３に印加するデータ、つまり書込みデータ及び論理比
較器１５に出力する期待値データの発生を行う。

データメモリ２３はデータ発生部２２と同じく被試験メ
モリ１３（二印加するデータ及び論理比較器１５＋二出
力する期待値データの発生を行う。データメモリ２３は
あらかじめ書込んでおいたデータを読出すことによりデ
ータ発生を行う。データ発生部２２は規則性のあるデー
タ発生（二用いられ。

データメモリ２３は規則性のないランダムなデータ発生
１ユ用いられている。データ発生部２２よりデータをデ
ータ端子１４へ出力するか、データメモリ２３よりデー
タをデータ端子１４へ出力するかはマルチプレクサ２６
により切換える。

クロック制ｉ卸信号発生部２４は被試験メモリ１３に印
加するクロックの制御信号を発生する。

「発明が解決しようとする問題点」 この第７図に示した従来の半導体メモリ試験装置は次の
ような欠点があった。

ピ）　ビットごとに書込みの禁止を行えるメモリを試験
する場合、被試験メモリへのデータπ込み時、禁止のか
かつていないビット（二は印加されたデータが書込まれ
るか、禁ＬＬのかかったビットはもとのデータが保持さ
れる。このため期待値データは、書込み前のデータと。

印加データと、禁止ビットを決めるマスクデータと（：
より決定され、その組み合わせが多くなり５期待値デー
タの発生が困難となる。

−）論理演算機能を持ったメモリの試験を行う場合、パ
ターン発生器より印加されるデータと、被試験メモリに
すてに書込まれているデータと、そのメモリ内で行われ
る論理演算の種類とによって期待値データを決定しなけ
ればならず、この場合も期待値データの発生が回灯であ
る。

（ハ）　第９図（二示すようにランダムアクセスポート
とシリアルアクセスポートとを持つメモリがある。この
メモリのＲＡＭ部２部上７ンダムアクセスポートを介し
て通常のダイナミックＲＡ　Ｍと同等の動作をする。こ
のメモリのＳＡＭ部２８はメモリチップ内部のポインタ
によりアクセスされ、タロツクに同期して書込み、また
は読出しが行われ、ポインタはクロックが入力されるこ
とによりｌずつ増加する。またＲＡＭ部２部上７ＡＭ部
２８との間でデータ転送を行うことができ、かつＲＡＭ
部２７　ト、　Ｓ　Ａ　Ｍ部２８とは非同ｉ（ｑ　に独
立（二動作させることが可能である。

このようなランダムアクセスポートとシリアルアクセス
ポートを持ったメモリを試験する場合（二は、パターン
発生器にアドレス発生部、データ発生部が一系統しかな
いため、ＲＡＭ部２部上７ＡＭ部２８とに対して独立に
かつ同時（ニデータを発生することができない。

またデータメモリ２３を利用してもこれをアクセスする
ため（；アドレス発生部２１がらのアドレスを使用する
ため、これをＳＡＭ１５２８のアドレスとするとこれは
順番に発生するため、ランダム（二発生させるＲＡＭ部
２部上７対するアドレス発生が行えない。

に）　書込みポインタと読出しポインタとを持つＦＩＦ
Ｏメモリは書込みアドレス、読出しアドレスはそれぞれ
のポインタにより決定され。

これらのポインタは書込みクロック、読出しクロックＣ
二よってインクリメンＩ・する。このメモリを試験する
場合、従来はデータメモリよりデータを発生していた。

しかし被試験メモリは書込み時は書込みポインタ、読出
しは読出しポインタによりアドレスが決定するの（二対
し、データメモリをアクセスするアドレスを発生するア
ドレス発生部は一系統しかないので、書込みポインタに
対するアドレスを発生させると、読出しポインタ（二対
するアドレスを発生することができない。

「問題点を解決するための手段」 この発明によればパターン発生器より発生したアドレス
信号を被試験メモリ（二印加してアクセスし、またデー
タをその被試験メモリＣ二印加して書込むよう（二構成
すると共Ｃ二、上記アドレス信号（二よってバッファメ
モリをアクセスし、かつまた被試験メモリ（二対して書
込みを供給したデータをそのバッファメモリ（＝書込む
ようにされる。つまり被試験メモリ１３と同一内容のデ
ータがバッファメモリ３１ｉ二書込まれるようにされる
。被試験メモリ１３を読出す場合にはバッファメモリ３
１も同一アドレスで読出し、そのバッファメモリ３１よ
り読出されたデータを期待値として被試験メモＩＪ　ｌ
　３より読出されたデータと論理比較器で比較するよう
にされる。このようＣ二して被試験メモリ（二対する試
験が行われる。

特（二液試験メモリとして書込みデータをビットととＣ
：書込み禁止できるようなものを用いるＩＡ合（二おい
てはバッファメモリとしてもその書込みデータをビット
ごとに読み書き制御できる端子を持つものを用い、更に
被試験メモリにマスクレジスタが内蔵されてそのマスク
レジスタの内容によって書込みデータをビットごとに書
込み禁止制御する場合においては、マスクレジスタを別
個に設け。

そのマスクレジスタ（二液試験メモリに内蔵するマスク
レジスタの内容と同一内容を格納し、その各ビットをそ
れぞれＡＮＤゲートに加え、これらＡＮＤゲート（二否
込み制御信号を共通（二与えると」４：Ｃ二その各ＡＮ
Ｄゲートをバッファメモリの各ビット対応の書込み制御
端子にそれぞれ供給する。このようにして被試験メモリ
のビットごとの帯込み禁止と同様（二、バッファメモリ
に対するビットごとの書込み禁止が行われる。

或いはバッファメモリの各書込みデータのビットごとに
対応して設けられ７’：ＡＮＤゲート（二、被試験メモ
リのビットごと（二書込みデータのビットごとに与える
書込み禁止するか否かを示すマスクデータをそれぞれ対
応して印加することによってバッファメモリ（二対して
も被試験メモリ（二対するビットごとの書込み禁止と同
一のビットごとの書込み禁止が行われる。

演算器を内蔵するメモリを試験する場合（二は。

バックアメモリの書込みデータ入力端子（二部列Ｃ二輪
Ｉ￥演算部を外部（二設け、その論理演算部（二液試験
メモリ（二対する書込みデータを与えると共に、バッフ
ァメモリから読出されるデータを与えてこれら両者の論
理演算を行ってその論理演算結果をバックアメモリ内（
二書込むようにする。この場合その論理演算部でどのよ
うな演算を行うかは被試験メモリに対する論理演算を設
定するためのアドレスの部分がその論理演算部（二対し
てラッチされ、その演算モードが決定される。従ってこ
の場合も倫理演算を内蔵するメモリ（二対する被試験メ
モリ（二対する書込み内容と同一の内容がそのバッファ
メモリに書込まれて試験を行うことが可能となる。

更にランダムアクセスポート及びシリアルアクセスボー
トを持６メ７宅・リヲ試験する場合（二は、アドレスの
入力側にマルチプレクサを設け、更にカウンタを設け、
これ（二液試験メモリのポインタをセットするアドレス
をセットすることができるようにされ、かつそのカウン
タをクロックごとに歩進させることができるようにし、
そのカウンタの内容か、被試験メモリへ供給するアドレ
スかのいずれかをマルチプレクサで選択してバッファメ
モリのアドレスへ供給するようにする。このよう（ニし
て被試験メモリをランダムアクセスする時は、そのアド
レスをマルチプレクサ（二よって選択してバッファメモ
リにも供給してランダムアクセスし。

また被試験メモリをポインタを設定してそれより順次自
動的（ニクロックごとにアドレスを更新する場合は、前
記カウンタ（二そのポインタを与えてそのカウンタをク
ロックごとに歩進し、そのカウンタの内容でバッファメ
モリをアクセスするよう≦二すること（二上ってランダ
ムアクセスよ一ト及びシリアルアクセスボートを持つメ
モリを試験することが可能となる。この場合読出しと書
込みとを同時に行う場合Ｃ二おいては、そのようなマル
チプレクサとバッファメモリとの組をもう１組設けるこ
と（二よってその一方のバッファメモリを書込み。

他方のバッファメモリを読出しとすること―よって被試
験メモリ（二対し書込み読出しを同時（二行っている場
合の試験を行うことができる。

更（；被試験メモリとして書込みポインタ及び読出しポ
インタを持つＰＩＦ’Ｏメモリを試験する場合（二はバ
ッファメモリのアドレスの入力側にマルチプレクサを設
けて、かつカウンタを二つ設けてバッファメモリはマル
チプレクサによって被試験メモリＣ二対するアドレスと
、二つのカウンタの内容との三つのうち一つを選んでバ
ッファメモリのアドレスをアクセスできるように構成し
、その各カウンタ（二それぞれは被試験メモリ（二対す
るポインタを格納するアドレスを同様（二格納し、しか
もこれら一方のカウンタを書込みポインタ（二対するそ
の書込みポイントのセット、他方のカウンタを読出しポ
インタ（二対する読出しポイントのセットに利用するこ
とにより、またこれらカウンタを被試験メモリの書込み
クロック、読出しクロックで歩進させること（二よって
被試験メモリに対する書込みと同様の書込みをバッファ
メモリＣ二行うことができ、かつ被試験メモリの読出し
と同［［Ｃバッファメモリを読出すことができる。

「実施例」 第１図はこの発明の基本構成を示し、第７図（２示した
従来装置と対応する部分には同一符号を付けである。

この発明では被試験メモリ１３と同等またはそれ以上の
記憶容量を持ったバッファメモリ３１と。

パターン発生器ｌｌ内Ｃニパツファメモリ３１＋二対す
る制御信号発生部３２とが設けられる。

制御信号発生部３２はバッファメモＩＪ　３１　に対す
る制御信号を発生する。バッファメモＩＪ　３１は被試
験メモリ１３と同等またはそれ以上のメモリ容量を持ち
、被試験メモリ１３のデータビット数Ｃ；応じてメモリ
構成を変えることができる。すなわち被試験メモリ１３
が１ワード１ビツトの時はバッファメモリ３１も１ワー
ド１ビツト構成（二、被試験メモリ１３が１ワード４ビ
ツトの時はバッファメモリ３１もｌワード４ビツト構成
（二なる。

バッファメモリ３１＋ユは被試験メモリ１３と同一のア
ドレス及びデータが与えられており、被試験メモリ１３
１ニデータを書込む場合（二は、バッファメモリ３１呪
二対しても被試験メモリ１３と同一のアドレスに同一の
データを書込む。読出し時（二はパターン発生器１１で
発生したアドレス信号で被試験メモリ１３とバッファメ
モリ３１とをアクセスし、被試験メモリ１３からの読出
しデータと、バッファメモリ３１からの読出しデータで
ある期待値データとを論理比較器１５で比較し良否判定
を行う。

次（二液試験メモリ１３がビットごとの書込み禁止機能
を持っている場合の試験を第２因を参照して説明する。

この例ではバッファメモリ３１のワードのビットごとの
書込みイネーブル端子の入力側にゲート３４１〜３４ｎ
が挿入され、そのゲート３４、〜３４．の書込み時に、
被試験メモリ１３とバッファメモリ３１と（二は同一ア
ドレス、同一データがパターン発生器１１より印加され
る。被試験メモリ１３において内蔵のレジスタ（二設定
されたデータによりビットごとの書込みがＭ止される場
合には、その内蔵のレジスタのデータと同一内容をマス
クレジスタ３５（＝設定し、つまり書込み禁正ピットは
“０”を、その他のビット（二対しては“Ｉｎを設定す
る。バッファメモリ３１への書込み時マスクレジスタ３
５に＠０”が設定されたピッ）ｉ二対しては薔込みイイ
・−プル信号が印加されないので書込みは行われない。

マスクレジスタ３５＋二″１″が設定されたビット（二
対しては書込みイネーブル信号が印加されるので書込み
が行われる。このようにシて被試験メモリ１３への書込
み時１Ｍ込みデータ中の被試験メモＩＪ　ｌ　３の書込
み禁しヒビットと同じビット！一対してバッファメモリ
３１（二対しても書込みを禁止してバッファメモリ（二
書込みを行うことになり、被試験メモリ１３と同じデー
タがバッファメモリ３１’ｔ：Ｎ込まれることになる。

従って読出し時には被試験メモＩＪ　ｌ　３とバッファ
メモリ３１とにパターン発生器１１より同一のアドレス
を与えそれぞれの読出しデータを論理比較器１５で比較
すれば試験が行われる。

ビットごとＣ二書込み禁止を行うメモリとして、各書込
みデータの各ビットごと（二それを禁止するか否かのデ
ータを同時にメモリへ与えてビットごとの書込み禁止を
行うものがある。このようなメモリ（：対しては第３図
に示すよう（ニパターン発生器１１のデータ端子１４よ
りのデータ中の各ビット（二ついての書込みを禁止する
か否かを示すデータがゲート３４１〜３４ｎの対応する
もの（二供給する。この場合もバッファメモリ３１（二
書込まれたデータは被試験メモリ１３Ｃ書込まれたデー
タと同−Ｃ二なり、第２図の場合と同様に試験ができる
。

次（二演算機能を内蔵するメモリを試験する場合につい
て説明する。第４図はその例を示し、バッファメモリ３
１のデータ入力端子にその直前Ｃ二輪理演算部３６が挿
入され、パターン発生器１１よりのデータとバッファメ
モリ３１の読出しデータとが論理演算部３６（二人力さ
れ、その演算結果がバッファメモリ３１（二書込まれる
。

被試験メモリ１３とバッファメモリ３１と１ニはバク＝
ン発生器１１で発生された同一のアドレスが印加される
。またパターン発生器１１で発生されたデータ端子１４
のデータは被試験メモリ１３と論理演算部３６とに印加
される。アドレス端子１２のアドレス信号中の被試験メ
モリ１３内蔵の論理演算部の演算モードを設定する部分
が論理演算部３６に演算モード設定データとして与えら
れ９被試験メモリ１３でそのデータ書込みの際（二行う
演算と全く同じ演算が論理演算部３６で行われ、その結
果をバッファメモリ３１に書込む。論理演算部３６で演
算を行うか否かは制御信号発生部３２より出力される信
号により制御される。このような動作を行うことにより
被試験メモリ１３の内容とバッファメモリ３１の内容と
は常（ニ一致する。

従って被試験メモリ１３とバッファメモリ３１とを同一
のアドレスでアクセスし、それぞれの読出しデータを論
理比較器１５で比較すること（二よす被試験メモリ１３
の良否判定を行うことができる。

次（二ランダムアクセスポートとシリアルアクセスポー
トとをもつメモリを試験する場合の例を第５図を参照し
て説明する。

第５図においてはバッファメモリ３１のアドレス入力端
子と直列（二２人カマルチプレクサ３７が挿入され、そ
のマルチプレクサ３７の一万の１入力端Ｃニカウンタ３
８が接続される。カウンタ３８はパターン発生器１１で
発生したアドレスをロードする機能、カウンタ３８の直
をインクリメント（１加算）、デクリメント（１減算）
及び保持する機能を有する。マルチプレクサ３７はバッ
ファメモリ３１（二印加するアドレスをパターン発生器
１１で発生したアドレスにするか、カウンタ３８の計数
値（ニするかの選択を行う。

カウンタ３８の制御はバクーン発生ｉｌｌの制御信号発
生部３２より出力されるカウンタ制御信号により行う。

マルチプレクサ３７の切換えもパターン発生器１１の制
御信号発生部３２より出力されるマルチプレクサ制ｉｉ
ｉ！Ｉ（ｃｉ号により行う。

ランダムアクセスポートとシリアルアクセスポートを持
つメモリ（二おいてはＳＡＭ部はポインタによりアクセ
スされる。そのポインタの初期設定は外部から与えるア
ドレスによって行われるが。

その初期値がカウンタ３８にも設定される。

被試験メモＩＪ　ｌ　３のＲＡ　Ｍ部に対し、パターン
発生器１１からアドレス及びデータを与え、これと同時
（１七のアドレスをマルチプレクサ３７を通じてバッフ
ァメモリ３１に与えてアクセスし、また前記データをバ
ッファメモリ３１に与えて同時（＝書込み、その後、被
試験メモＩ７１３のＲＡＭ部内のデータをＳＡＭ部に転
送し、パターン発生器１１からアドレスにより被試験メ
モリ１３のＳＡＭ部のポインタを初期設定し、同時（１
七のアドレスによりカウンタ３８を初期設定し、そのカ
ウンタ３８Ｃ；よりバッファメモリ３１をアクセスして
読出し、これと同期して被試験メモリ１３のＳＡＭ部か
らの読出しデータをバッファメモリ３１の読出しデータ
とを論理比較すること：二より被試験メモリを試験する
ことができる。

ランダムアクセスボートとシリアルアクセスボートを持
つメモリではそれぞれのボートを非同期に、つまり独立
に動作させることが可能であるが。

第６図に示すように第５図におけるバッファメモリ３１
．マルチプレクサ３７の組の他ｆニバッファメモリ４１
．マルチプレクサ４２の絹を設けることにより、この被
試験メモリをシリアルアクセスポートから読出しを行い
ながら、ランダムアクセスポートよりデータを書込む試
験を行うことができる。カウンタ３８でバッファメモリ
４１をアクセスし、シリアルボートのための期待値をバ
ッファメモリ４１から発生し、被試験メモリ１３（二ラ
ンダムアクセスポートを通じて書込みを行うと同時にバ
ッファメモリ３１（二対して同時Ｃ二そのデータの書込
みを行う。

第７図は書込みポインタ及び読出しポインタをもつＦＩ
ＦＯメモリを試験できるよう（こシたものであって、第
５囚（１示した構成に対しカウンタ４３を設け、カウン
タ３８、カウンタ４３はパターン発生器ｌｌからの制御
信号により独立（二動作する。

マルチプレクサ３７はパターン発生器１１がらのアドレ
ス、カウンタ３７の計数値、カウンタ４３の計数値のう
ちのいずれかを選択してバッファメモリ３１のアドレス
に印加する。

被試験メモリｌ　３の書込みポインタを初期１ヒする時
（：カウンタ３８にパターン発生器からのそのアドレス
を格納し、読出しポインタを初期化する時にカウンタ４
３（二そのアドレスを格納する。被試験メモ’Ｊ１３＋
二杏込みクロックが印加され、書込みが行われる時（二
はマルチプレクサ３７でカウンタ３８を選択し、バッフ
ァメモリ３１に書込みを行う。被試験メモリ１３１ユ続
出しクロックが印加され、読出しが行われる時にはマル
チプレクサ３７でカウンタ４３を選択し、バッファメモ
リ３１をアクセスする。バッファメモリ３１の出力と被
試験メモリ１３の出力とを論理比較器１５で比較す°る
。このようＣニジて試験を行うことによりパターン発生
器１１ではカウンタ３８．カウンタ４３を初期化する時
のみアドレスを発生すれば良く。

被試験メモリ１３（二印加する書込みクロック、読出し
クロックに合わせてアドレスを発生する必要がない。

「発明の効果」 以上述べたようにこの発明の半導体メモリ試験装置（二
よれば、バッファメモリを設けてそのバッファメモリを
被試験メモリをアクセスするアドレスと同一アドレスで
アクセスするようにし、かつその被試験メモリ（二対す
る薔込みデータを、又はこれと対応したデータを書込む
ように構成することＣ二よって被試験メモＩＪ　（二対
する書込み状態と同一状態にバッファメモリ（二対して
書込みを行うことができ、そのバッファメモリからの読
出し出力を期待値として被試験メモリの読出し出力と論
理比較すること（二よって、被試験メモリとし℃各種機
能を持ったものＣ二ついてもそれぞれ試験することがで
き、その場合（１七のパターン発生器としては従来のパ
ターン発生器とほぼ同様の構成のものを用いることがで
き、全体として比較的前車な構成で試験装置を構成する
ことができる。

【図面の簡単な説明】

第ｘ６はこの発明による半導体メモリ試験装置の基本構
成を示すブロック図、第２図は特（１披試験メモリとし
てビットごとに書込み禁出を行えるものＣ二対して適す
るこの発明の実施例を示すブロック図、第３図は同様（
二ピットごとに書込み禁止蔵するメモリの試験に適する
この発明の実施例を示すブロック図、第５図はランダム
アクセスポート及びシリアルアクセスポートを持つメモ
リの試験に適するこの発明の実施例を示すブロック図、
第６図は同様にランダムアクセスポート及びシリアルア
クセスポートな持つメモリの試験に適するこの発明の他
の実施例を示すブロック図、第７図は書込みポインタ及
び読出しポインタを持つＦＩＦＯメモリの試験に適する
この発明の実施例を示すブロック図、第８因は従来の半
導体メモリ試験装置を示すブロック図、第９図はランダ
ムアクセスポート及びシリアルアクセスポートな持つメ
モリの概念を示す図である。 中　１０ オ　２　ｋ

Claims (1)

【特許請求の範囲】
1. （１）パターン発生器よりのアドレス信号を被試験メモ
   リへ印加し、またパターン発生器よりのデータを被試験
   メモリに与えてこれを書込み、パターン発生器よりのア
   ドレス信号より被試験メモリを読出してその読出しデー
   タと期待値とを論理比較器で比較して被試験メモリの試
   験を行う半導体メモリ試験装置において、 上記パターン発生器よりのアドレス信号が分岐してアド
   レス信号として与えられ、上記パターン発生器よりのデ
   ータが書込みデータとして与えられ、上記被試験メモリ
   に対して書込む際に同一アドレス信号でアクセスされ、
   かつ同一データが書込まれるように上記パターン発生器
   により制御されるバッファメモリと、 上記パターン発生器よりのアドレス信号により被試験メ
   モリが読出されて、これと同一信号により上記バッファ
   メモリが読出されてその読出し出力を上記期待値として
   上記論理比較器へ供給するようにされていることを特徴
   とする半導体メモリ試験装置。