JPS62272165A - 半導体メモリ試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 「産業上の利用分野」 この発明は被試験メモリヲパターン発生器よりのアドレ
スによりアクセスすると共に、パターン発生器よりのブ
ータラ書込み、その後、パターン発生器よりのアドレス
信号によってその被試験メモリを読出し、その読出され
たデータを期待値と比較して被試験メモリ乞試験下る半
導体メモリ試験装置（＝関する。

「従来の技術、］ 従来のこの種の半導体メモリ試験装置は例えは第４図に
示すように構成されていた。パターン発土器１１のアド
レス端子１２よりアドレス信号を被試験メモリ１３に与
え、被試験メモリ１３のそのアドレスに、パターン発生
器１１で発生したデータ端子１４よりのブータラ書込む
。その後パターン発生器１１より被試験メモリ１３にア
ドレスを印加して読出し、その時読出されたデータと、
パターン発生器１１から出力されたデータ、つまり期待
１直データとの比較を論理比較器１５にて行い、被試験
メモリ１３の良否判定を行う。

パターン発生器１１はアドレス全生部２１．データ発生
部２２．データメモリ２３、クロック制御信号発生部２
４．シーケンス制御部２５により構成される。シーケン
ス制御部２５はアドレス全生部２１．データ発生部２２
．クロック制御信号発生部２４の制御ン行う。アドレス
発生部２１は被試験メモリ１３に印加するアドレス信号
の発生を行う。データ発生部２２は被試験メモリ１３に
印加するデータ、つまり書込みデータ及び論理比較器１
５に出力する期待値データの発生を行う。

データメモリ２３はデータ発生部２２と同じく被試験メ
モリ１３（＝印加するデータ及び論理比較器１５に出力
する期待値データの発生を行う。データメモリ２３はあ
らかじめ薔込んでおいたデータを読出丁ことによりデー
タ発電を行う。データ発生部２２は規則性のあるデータ
発生に用いられ。

データメモリ２３は規則性のないランダムなデータ発生
に用いられている。データ発生部２２よリデータをデー
タ端子１４へ出力するか、データメモリ２３よりデータ
をデータ端子１４へ出力するかはマルチプレクサ２６に
より切換える。

クロック制ａ信号発生部２４は被試験メモリ１３に印加
するクロックの制御信号を発生する。

「発明が解決しようとする問題点」 この第４図に示した従来の半導体メモリ試験装置は次の
ような欠点があった。

（イ）　第５図に示すようにランダムアクセスポートと
シリアルアクセスボートとを持つメモリがある。このメ
モリのＲＡＭ部２部上７ンダムアクセスポートな介して
通常のダイナミックＲＡＭと同等の動作をする。このメ
モリのＳＡＭ部２部上８モリチップ内部のポインタによ
りアクセスされ、クロックに同期して書込み、または読
出しが行われ、ポインタはクロックが入力されることに
より１ずっ増加する。またＲＡＭ部２部上７ＡＭ部２部
上８間でデータ転送を行うことができ、かつＲＡＭ；那
２７とＳＡＭ部２部上８非同期に独立に動作させること
が可能である。

このようなランダムアクセスポートとシリアルアクセス
ポートＹ持ったメモリを試験する場合には、パターン発
生器にアドレス発生部、データ発生部が一系統しかない
ため、ＲＡＭ部２部上７ＡＭ部２部上８対して独立Ｃ二
かつ同時にデータを発生することができない。

またデータメモリ２３を利用してもこれをアクセスする
ためにアドレス発生部２１からのアドレスを使用するた
め、これ’ｋｓＡＭ部２８のアドレスとするとこれは順
番に発生するため、ランダムに発生させるＲＡＭ部２部
上７するアドレス発生が行えない。

−）書込みポインタと読出しポインタとを持つＦＩＦＯ
メモリは書込みアドレス、読出しアドレスはそれぞれの
ポインタも二より決定され。

これらのポインタは書込みクロック、読出しタロツク（
二よってインクリメントする。このメモリヲ試験する場
合、従来はデータメモリよりデータを発生していた。し
かし被試験メモリは薔込み時は書込みポインタ、読出し
し１続出しポインタによりアドレスが決定するのに対し
、データメモリをアクセスするアドレスを発生するアド
レス発生部は一系統しかないので１Ｍ込みポインタ（二
対するアドレスを発生させると、読出しポインタに対す
るアドレスを発生下ることができない。

「問題点を解決゛するための手段」 この発明（二よればパターン発生器より発生したアドレ
ス信号を被試験メモリに印加してアクセスし、またデー
タをその被試験メモリに印加して書込むように構成する
と共に、上記アドレス信号によってバッファメモリを被
試験メモリと同様−二アクセスし、かつまた被試験メモ
リに対して書込みを供給したデータをそのバッファメモ
リ（＝書込むようにされる。つまり被試験メモリと同一
内容のデータがバッファメモリに書込まれるようにされ
る。被試験メモリを読出す場合にはバッファメモリも同
一アドレスを読出し、そのバッファメモリより読出され
たデータχ期待値として被試験メモリより読出されたデ
ータと論理比較器で比較するようにされる。

更にランダムアクセスポート及びシリアルアクセスポー
ト＆持つメモリを試験できるように、上記バッファメモ
リのアドレスの入力側にマルチプレクサを設け、更にカ
ウンタを設け、このカウンタ（二被試験メモリのポイン
タをセットするアドレス乞ロードすることができるよう
（二され、かつそのカウンタをクロックごと（二歩進さ
せることができるようにし、そのカウンタの内容か、被
試験メモリへ供給するアドレスかのいずれかを前記マル
チプレクサで選択してバッファメモリのアドレスへ供給
するようにする。このようにして被試験メモリχランダ
ムアクセスする時は、被試験メモリへ供給するアドレス
Ｚマルチプレクサ；：よって選択してバッファメモリ（
＝も供給してバッファメモリをランダムアクセスし、ま
た被試験メモリに対しポインタを設定してそれより順次
自動的にタロツクごとにアドレスを更新する場合は、前
記カウンタにそのポインタをロードし、そのカウンタを
クロックごとに歩進し、そのカウンタの内容でバッファ
メモリをアクセスするよう（二することによってランダ
ムアクセスボート及びシリアルアクセスポートを持つメ
モリを試験することが可能となる。この場合、読出しと
書込みとを同時に行う場合においては、そのようなマル
チプレクサとバッファメモリとの組馨もう１組設けるこ
とによってその一方のバックアメモリヲ１込み、他方の
バッファメモリを読出しとすることによって被試験メモ
リに対し書込み読出しを同時（二行っている場合の試験
を行うことができる。

更！−被試験メモリとして書込みポインタ及び読出しポ
インタを持つＦＩＦＯメモリを試験する場合にはバッフ
ァメモリのアドレスの入力側にマルチプレクサを設け、
かつカウンタを二つ設けてバッファメモリはマルチプレ
クサによって被試験メモリ（二対するアドレスと、前記
二つのカウンタの各内容との三つのうち一つを選んでバ
ッファメモリへアドレスとして供給できるように構成し
、その各カウンタに、それぞれ被試験メモリの各ポイン
タに格納するアドレスを同様に格納し、しかもこれら一
方のカウンタを書込みポインタに対するその書込みポイ
ントのセット、他方のカウンタな読出しポインタに対す
る読出しポイントのセットに利用することにより、また
これらカウンタを被試験メモリの書込みタロツク、読出
しクロックで歩進させることによって被試験メモリに対
する書込みと同様の書込みをバッファメモリ（二行うこ
とができ、かつ被試験メモリの読出しと同様にバッファ
メモリを読出てことができる。

「実施例」 第１図にこの発明の第１実施例、つまりランダムアクセ
スボートとシリアルアクセスポートとをもつメモリを試
験する場合にこの発明を適用した例？示し、第４図と対
応する部分には同一符号を付けである。

この発明では被試験メモリ１３と同等またはそれ以上の
記憶容量を持ったパックアメモリ３１と、パターン発生
器１１内（−バッファメモリ３１に対する制御信号発生
器３２とが設けられる。バッファメモリ３１は被試験メ
モリ１３のデータビット数に応じてメモリ構成を変える
ことができる。すなわち被試験メモリ１３が１ワード１
ビツトの時はバックアメモリ３１も１ワード１ビツト構
成（＝。

被試験メモリ１３が１ワード４ピツトの時はバッファメ
モリ３１も１ワード４ビツト構成とされる。

バッファメモリ３１１−は被試験メモリ１３と同一デー
タが与えられており、被試験メモリ１３の同一アドレス
に同一データがバッファメモリに書込まれ、また被試験
メモリ１３と同一アドレスで。

バッファメモリ３１がアクセスされるようになされる。

このためバッファメモリ３１のアドレス入力端子と直列
（二２人カマルチフ゛レクサ３７が挿入され、そのマル
チプレクサ３７の一方の１入力端にカウンタ３８が接続
される。カウンタ３８はパターン発生器１１で発生した
アドレスをロードする機能、カウンタ３８の値？インク
リメント（順次１加算）、デクリメント（順次１減算）
及び床持する機能？有する。マルチプレクサ３７はバッ
ファメモリ３１に印加するアドレスを、パターン発生器
１１で発生した端子１２のアドレスにするか、カウンタ
３８の計数値にするかの選択を行う。

カウンタ３８の制御はパターン発生器１１の制御信号発
生部３２より出力されるカウンタ制御信号により行う。

マルチプレクサ３７の切換えもパターン発生器１１の制
御信号発生部３２より出力されるマルチプレクサ制御信
号により行う。

ランダムアクセスボートとシリアルアクセスホートラ持
つメモリにおいてはＳＡＭ部はポインタによりアクセス
される。そのポインタの初期設定は外部から与えるアド
レスによって行われるが、その初期値がカウンタ３８に
も設定される。

被試験メモリ１３のＲＡＭ部に対し、パターン発生器１
１からアドレス及びデータを与え、これと同時屯；その
アドレスをマルチプレクサ３７を通じてバッファメモリ
３１に与えてアクセスし、また前記データをバッファメ
モリ３１（二与えて同時に書込み、その後、被試験メモ
リ１３のＲＡＭ部内のデータＹＳＡＭ部に転送し、パタ
ーン発生器１１からアドレスにより被試験メモリ１３の
ＳＡＭ部のポインタを初期設定し、同時にそのアドレス
によりカウンタ３８を初期設定し、そのカウンタ３８に
よりバッファメモリ３１７ａ−アクセスして読出し、こ
れと同期して被試験メモリ１３のＳＡＭ部からの読出し
データとバッファメモリ３１の読出しデータとを論理比
較することにより被試験メモリを試験することができる
。

ランダムアクセスポートとシリアルアクセスボートな持
つメモリではそれぞれのボートを非同期に、つまり独立
に動作させることが可能であるが。

第２図に示すように第１図（：おけるバッファメモリ３
１．マルチプレクサ３７の組の他にバッファメモリ４１
．マルチプレクサ４２の組乞設けることにより、例えば
この被試験メモリをシリアルアクセスボートから読出し
を行いながら、ランダムアクセスポートよりブータラ書
込む試験を行うことができる。カウンタ３８でバッファ
メモリ４１をアクセスし、シリアルボートのための期待
値をバッファメモリ４１から発生し、被試験メモリ１３
にランダムアクセスポートＶ通じて書込みを行うと同時
Ｃニバツファメモリ３１に対して同時にそのデータの書
込みを行う。

第３図は書込みポインタ及び読出しポインタをもつＦＩ
ＦＯメモリの試験装置にこの発明を適用した第２実施例
を示す。第１図に示した構成に対しカウンタ４３を設け
、カウンタ３８、カウンタ４３はパターン発生器１１か
らの制御信号により独立に動作する。マルチプレクサ３
７はパターン発生器１１からのアドレス、カウンタ３７
の計数値、カウンタ４３の計数値のうちのいずれかを選
択してバッファメモリ３１のアドレス（＝印加する。

被試験メモリ１３の書込みポインタを初期化する時Ｃ：
、カウンタ３８にパターン発生器１１からのその初期化
アドレスを格納し、被試験メモリ１３の読出しポインタ
を初期化する時にカウンタ４３にその初期（ヒアドレス
を・格納する。被試験メモリ１３に書込みクロックが印
加され、書込みが行われる時にはマルチプレクサ３７で
カウンタ３８を選択し、バッファメモリ３１に書込みを
行う。被試験メモリ１３に読出しクロックが印加され、
読出しが行われる時にはマルチプレクサ３７でカウンタ
４３を選択し、バッファメモリ３１をアクセスする。バ
ッファメモリ３１の出力と被試験メモリ１３の出力とを
論理比較器１５で比較する。このようにして試験を行う
ことによりパターン発生器１１ではカウンタ３８．カウ
ンタ４３を初期化する時のみアドレスを発生すれば良く
、被試験メモリ１３に印加する書込みクロック、読出し
クロック（−合せて、パターン発生器１１からアドレス
を発生する必要もない。

［発明の効果コ 以上述べたようにこの発明によればカウンタとマルチプ
レクサとバッファメモリと乞設け、被試酸メモリのポイ
ンタにアドレスを設定する際に。

そのアドレスを前記カウンタに格納し、そのカウンタを
被試験メモリのポインタを順次変化させるクロックと同
期して順次変化させ、そのカウンタの計数値をマルチプ
レクサにより選択してバッファメモリへアドレスとして
供給することにより。

バッファメモリの被試験メモリのアドレスと同一アドレ
スに対し同一データを書込み、又は読出しすることが、
メモリのＳＡＭ部やＦＩＦＯメモリに対し行うことがで
き、その際にパターン発生器から、各アクセスごとにい
ちいちアドレスを発生する必要がない。またマルチプレ
クサの選択によりパターン発生器から発生したアドレス
を被試験メモリ、及びバッファメモリへも供給すること
ができる。

更に第２図に示したようにマルチプレクサ及びバッファ
メモ９’１２組設ければ、被試験メモリのＲＡＭ部と、
ＳＡＭ部とを独立に試験することができる。また第３図
に示したようにカウンタを２組設けると、ＦＩＦＯメそ
りに対し、読出し、書込み操作を簡単に行うことができ
る。

【図面の簡単な説明】

第１図はランダムアクセスポート及びシリアルアクセス
ホートラ持つメモリの試験に適するこの発明の実施例を
示すブロック図、第２図は同様にランダムアクセスポー
ト及びシリアルアクセスポート乞持つメモリの試験に適
するこの発明の他の実施例を示すブロック図、第３図は
書込みポインタ及び読出しポインタを持つＦＩＦＯメモ
リの試験に適するこの発明の実施例を示すブロック図、
第４図は従来の半導体メモリ試験装置を示すブロック囚
、第５図はランダムアクセスポート及びシリアルアクセ
スポートを持つメモリの概念を示す図である。

Claims (1)

【特許請求の範囲】
1. （１）パターン発生器よりのアドレス信号を被試験メモ
   リへ印加し、またパターン発生器よりのデータを被試験
   メモリに与えてこれを書込み、パターン発生器よりのア
   ドレス信号より被試験メモリを読出してその読出しデー
   タと期待値とを論理比較器で比較して被試験メモリの試
   験を行う半導体メモリ試験装置において、 上記パターン発生器よりのアドレス信号をロードするこ
   とができ、上記パターン発生器からの制御信号により計
   数値に対し、順次１ずつ変化させることができるカウン
   タと、 そのカウンタの計数値と上記パターン発生器からのアド
   レス信号との何れかを選択して出力するマルチプレクサ
   と、 そのマルチプレクサの出力がアドレス信号として与えら
   れ、上記パターン発生器よりのデータが書込みデータと
   して与えられるバッファメモリとを備え、 上記パターン発生器よりのアドレス信号により上記被試
   験メモリが読出されて上記論理比較器へ供給されると共
   に上記バッファメモリから同時に読出された出力が期待
   値として上記論理比較器へ供給されることを特徴とする
   半導体メモリ試験装置。