JPH01176399A

JPH01176399A - メモリ試験装置

Info

Publication number: JPH01176399A
Application number: JP62335813A
Authority: JP
Inventors: Kenichi Fujisaki; 健一藤崎
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1987-12-29
Filing date: 1987-12-29
Publication date: 1989-07-12
Anticipated expiration: 2012-05-28
Also published as: JP2613412B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は例えば画像用等として用いられるメモリの試
験装置に関する。

「従来の技術」 −Ｃに半導体メモリ試験装置は例えば第１６図に示すよ
うに構成されている。パターン発生器１００のアドレス
端子１０１からアドレス信号を被試験メモリ２００に与
える。被試験メモリ２００のそのアドレスにそのときパ
ターン発生器１００で発生したデータをデータ端子１０
７より与えて書込む。その後パターン発生器１００から
被試験メモリ２００にアドレスを印加して読出し、その
時読出されたデータと、パターン発生器１００から出力
されたデータ、つまり期待値データとの比較を論理比較
器３００にて行い、被試験メモリ２００の良否判定を行
う。

パターン発生器１００はアドレス発生部１０３、データ
発生部１０４、データメモリ１０５、クロック制御信号
発生部１０６、シーケンス制御部１０７により構成され
る。

シーケンス制御部１０７はアドレス発生部１０３、デー
タ発生部１０４、クロック制御信号発生部１０６の制御
ｎを行う。

アドレス発生部１０３は被試験メモリ２００に印加する
アドレス信号の発生を行う。

データ発生部１０４は被試験メモリ２００に印加するデ
ータ、つまり書込みデータ及び論理比較器３００に出力
する期待値データの発生を行う。

データメモリ１０５はデータ発生部１０４と同じく被試
験メモリ２００に印加するデータ及び論理比較器３００
に出力する期待値データの発生を行う。

データメモリ１０５はあ−らかしめ書込んでおいたデー
タを読出すことによりデータ発生を行う。

データ発生部１０４は規則性のあるデータ発生に用いら
れ、データメモリ１０５は規則性のないランダムなデー
タ発生に用いられている。データ発生部１０４よりデー
タをデータ端子１０２に出力するか、データメモリ１０
５よりデータをデータ端子１０２へ出力するかはマルチ
プレクサ１０８により切換える。

クロック制御信号発生部１０６は被試験メモリ２００に
印加するクロックの制御信号を発生する。

［発明が解決しようとする問題点」この第１６図に示した従来の半導体メモリ試験装置は新
らしく開発された画像用メモリを試験することができな
い欠点がある。

画像用メモリはランダムアクセスポートとシリアルアク
セスポートを具備し、ランダムアクセスポートからラン
ダムアクセスし、シリアルポートは初期アドレスを設定
した後にクロックを供給することによりアト、レスを＋
１づつ高速歩進させ各アドレスを順次アクセスする。こ
のようなデアルポート型のメモリを試験する装置は本出
願人により「特願昭６１−１１４３８１号、名称二手導
体メモリ試験装置」で提案している。

画像用メモリの更に新しいものはピクセルモード、プレ
ーンモード、ブロックモードの三つのモードで動作する
メモリが提案されている。

画像用メモリはカラー表示の場合、第１７図に示すよう
にＩｌ、Ｇ、Ｂの三色情報と、コントロール情報Ｃとの
合計４ビツトが最小の一画素情報（以下ピクセル情報と
称す）　ＰＩＸとして利用される。色の表現を多色化す
るにはピクセル情報ＰＩＸを８ピントとする場合もある
。

ピクセル情報ＰＩＸは第１７図に示すようにアドレス（
ｇ　”ｒ　Ａ　ｏ〜Ａ８によって任意のアドレスのピク
セル情報がアクセスされ、アドレスの深さ方向に配列さ
れてメモリに収納される。従ってアドレスを深さ方向に
順次又はランダムに読出すことによってピクセル情報Ｐ
ＩＸが読出され、またピクセル情報を書込むことができ
る。この読出、書込モードをピクセルモードと呼んでい
る。

これに対し各単色情報ラインだけをピクセル情報ＰＩＸ
と同じビット数分ずつアクセスするモードが付加された
メモリがある。このモードをプレーンモードと称してい
る。

このプレーンモードによれば単色について４ビツト分ず
つ書替及び読出すことができ、画面の塗りつぶしを高速
に実行できる。このとき−度に書込、読出を行なう４ピ
ントの信号をプレーン情報ＰＬＮと称することにする。

更に例えば４×４ピントの面状メモリ空間を一度に読み
、書きするモードが考えられている。このモードはブロ
ックモードと呼ばれ画面内の限られた部分、例えばマル
チウィンド内を高速度でクリヤするような用途に利用さ
れる。

このように各種の機能を持つメモリであるため試験装置
としては機能試験を行なうために必要な期待値データを
発生させることが難しい欠点がある。

特にピクセルモードで書込んだデータをプレーンモード
又はブロックモードで読出したり、或はプレーンモード
で書込んだデータをピクセルモード又はブロックモード
で読出したりすることを行なうため。これに必要な期待
値データを発生させることは困難である。

またデータのビット毎に書込の禁止を行えるメモリを試
験する場合、被試験メモリへのデータの書込時に、禁止
の掛かっていないビットには印加されたデータが書込ま
れるが、禁止が掛かっていないビットには元のデータが
保持される。このため期待値データは書込前のデータと
、印加データと、禁止ビットを決めるマスクデータとに
よって決定され、その組合せが多くなり、期待値データ
の発生は益々困難となる。

更に論理演算機能を持ったメモリの試験を行う場合、パ
ターン発生器より印加されるデータと、被試験メモリに
既に書込まれているデータと、そのメモリ内で行なわれ
る論理演算の種類によって期待値データを決定しなけれ
ばならず、この場合も期待値データの発生が困難である
。

「問題点を解決するための手段」この発明では、ビクセルモード、プレーンモード、ブロックモードによ
って読出、書込を実行することができ、更に各ビット別
に入力データを論理演算し、その論理演算結果を書込む
ことができる被試験メモリと、被試験メモリに書込み、読出すデータのビット数を自乗
した数と同数のメモリチップによって構成され、このメ
モリチップをチップセレクト信号によって選択してアク
セスすることによって、被試験メモリと等価なピクセル
モード、プレーンモード、ブロックモードで読出、書込
を実行できるようにしたバッファメモリと、入力データを各データビット別に演算処理し、その演算
結果をバッファメモリに書込む論理演算手段と、被試験メモリに書込むデータと同一のデータを同一のモ
ードでバッファメモリに書込み、このデータを被試験メ
モリと同一のモードで読出し、この読出信号を期待値デ
ータとして利用し、この期待値データと被試験メモリの
読出信号とを比較する論理比較器とによってメモリ試験
装置を構成したものである。

この発明の構成によれば被試験メモリと同等に動作する
バッファメモリを具備し、被試験メモリがピクセルモー
ド、プレーンモード、ブロックモードの各種のモードで
動作した場合にはバッファメモリも被試験メモリに追従
して各モードで動作し、被試験メモリからデータを読出
すときは、バッファメモリも同一のモードで読出される
。

よってバッファメモリから読出されるデータを期待値デ
ータとして利用することができ、比較的簡単な構成によ
って複雑な動作を行なうメモリの試験を行なうことがで
きる。

然もバッファメモリに被試験メモリに内蔵した論理演算
手段と同等の演算手段を設けたから、被試験メモリと同
じ演算処理を施してバッファメモリに書込むことができ
る。

よって被試験メモリ側で演算機能を動作させても、バッ
ファメモリ側でも被試験メモリと同じ演算処理を行った
結果を記憶することができる。

従って演算ａ能を働かせた場合でも各モードにおいて被
試験メモリから読出されるデータを期待値データとして
利用することができる。

「実施例」第１図にこの発明の全体の概要を示す。第１図において
第１６図と対応する部分には同一符号を付して示す。即
ち１００はパターン発生器、２００は被試験メモリ、３
００は論理比較器をそれぞれ示す。

この発明の基本的な構成は論理比較器３００に与える期
待値データをバッファメモリ４００から読出す構造とし
たものである。バッファメモリ４００は被試験メモリ２
００に書込み、読出すピント数と同じ数を自乗した数の
メモリチップによって構成し、このメモリチップをチッ
プセレクタ５０２によって選択することによって被試験
メモリ２００と等価なビクセルモード、プレーンモード
、ブロックモードで読出及び書込を実行できる構造とし
たものである。

つまりバッファメモリ４００は第２図に示すようにこの
例では１６個のメモリチップ４０１〜４１６によって構
成した場合を示す、各メモリチツブ４０１〜４１６は例
えばｌＸ６４にビット或はｌＸ２５６にビット等のメモ
リチップを用いることができ、被試験メモリ２００より
応答速度が充分速いメモリチップを用いる。

この１６個のメモリチップ４０１〜４１６のアドレス入
力端子は下位２ビツトを除いて全て被試験メモリ２００
のアドレス入力端子と共通接続し、被試験メモリ２００
に与えるアドレス信号と同一のアドレス信号を与える。

アドレス信号の中の下位２ピントのアドレス信号Ａ０と
Ａ、をチップセレクタ５０２に入力し、このチップセレ
クタ５０２でチップセレクト信号を生成する。　　・チップセレクタ５０２の内部は例えば第３図に示すよう
に三つのデコーダ５０２八、　５０２Ｂ、　５０２Ｃと
、４＆ｌｌのオアゲート群５０２０．５０２Ｅ、　５０
２Ｆ、　５０２Ｇとによって構成することができる。各
オアゲート群５０２Ｄ、　５０２Ｅ、　５０２Ｆ、　５
０２Ｇはそれぞれ４個のオアゲートＯＲ＋　、ＯＲｔ　
、ＯＲｓ　、ＯＲａによって構成され、各オワゲートＯ
Ｒ１〜ＯＲ＜の出力端子はパンツアメモリ４００を構成
するメモリチップ４０１〜４１６のチップセレクト端子
ＣＳ、、Ｃ３Ｚ＋　ＣＳ　ｓ・・・Ｃ３４に接続される
。

デコーダ５０２八はモードレジスタ５０３から与えられ
るモード切替信号の値に応じて出力端子Ｑ０゜Ｑ、、Ｑ
、の何れか一つにＨ論理信号を出力する。

出力端子Ｑ０とＱ、に出力されるＨ論理信号はデコーダ
５０２Ｂと５０２０の各イネーブル端子ＥＮに与える。

デコーダ５０２Ｂと５０２Ｃは入力端子にアドレス信号
の下位２ビツトの信号へ〇とＡ、が与えられ、イネーブ
ル端子ＥＮにイネーブル信号が与えられると、この２ビ
ツトの信号Ａ、、Ａ、の値に対応して出力端子Ｑ、、Ｑ
、、Ｑ、、Ｑ、に順次Ｈ論理の信号を出力する。

つまりデコーダ５０２Ｂはビクセルモードのときデコー
ダ５０２への出力端子Ｑ０からイネーブル端子ＥＮにイ
ネーブル信号が与えられ、この状態でアドレス信号Ａ０
とＡ１の値に対応した出力端子Ｑ０〜Ｑ３にＨ論理信号
を出力する。従ってこのデコーダ５０２Ｂをピクセルデ
コーダと称することにする。

ピクセルデコーダ５０２Ｂから出力されるＨ論理信号は
オアゲート群５０２０．５０２Ｅ、　５０２Ｆ、　５０
２Ｇの各群毎に与えられる。つまり各オアゲート群５０
２Ｄ〜５０２Ｇの各オアゲー）ＯＲ，〜ＯＲ４の一つの
入力端子が共通接続され、この共通接続された入力端子
にピクセルデコーダ５０２Ｂの各出力端子Ｑ０〜Ｑ３を
接続する。

一方デコーダ５０２Ｃはプレーンモード時にイネーブル
端子ＥＮにデコーダ５０２Ａの出力端子Ｑ、からＨ論理
のイネーブル信号が与えられ、この状態でアドレス信号
Ａ０とＡ、の値に対応した出力端子Ｑｏ−Ｑ３に順次Ｈ
論理信号を出力する。

従ってこのデコーダ５０２Ｃをプレーンデコーダ５０２
Ｃと称することにする。プレーンデコーダ５０２Ｃの出
力端子Ｑ、、Ｑ、、Ｑ、、Ｑ３は各オアゲート群５０２
Ｄ〜５０２Ｇの対応する同士のオアゲートの一つの入力
端子を共通接続し、この共通接続端子にプレーンデコー
ダ５０２Ｃの出力端子Ｑ、、Ｑ、。

Ｑ＝　、Ｑ３を接続する。

オアゲート群５０２Ｄ〜５０２Ｇの全てのオアゲートの
一つの入力端子は共通接続され、この共通接続した入力
端子をデコーダ５０２への出力端子Ｑ２に接続する。

このように構成することによってピクセルモードのとき
はデコーダ５０２八が出力端子Ｑ０にＨ論理を出力し、
ピクセルデコーダ５０２Ｂを選択する。従ってピクセル
デコーダ５０２Ｂは入力端子に与えられるアドレス信号
の下位２ビツトの信号Ａ０とＡ。

の値に応して出力端子Ｑ１〜Ｑ３にＨ論理信号を一出力
する。アドレス信号Ａ０とＡ、がｒＯ，ＯＪ「１．ＯＪ
　　’０．ＩＪ　　’１．ＩＪ　　’Ｏ，ＯＪ　　’１
゜ＯＪ・・・のように歩進するものとすると、ＡＯ，Ａ
ＩがｒＯ，０，１のときピクセルデコーダ５０２Ｂは出
力端子Ｑ０にＨ論理を出力し、このＨｇＡ理をオアゲー
ト群５０２Ｄの全てのオアゲートＯＲ，〜ＯＲ４に与え
るからオアゲート群５０２Ｄの全てのアオゲートＯＲ１
〜ＯＲ，はＨ論理を出力し、メモリチップ４０１〜４０
４をチップセレクトする。

八〇とＡＩがｒｌ、ＯＪに歩進するとピクセルデコーダ
５０２Ｂは出力端子Ｑ１にＩＩ論理を出力し、このＩ］
論理信号はオアゲート群５０２Ｅの各オアゲーＦＯＲ１
〜ＯＲ，に与えられる。この結果メモリチップ４０５〜
４０８がチップセレクトされる。

ＡｏとＡ、がｒＯ，ＩＪに歩進するととクセルデコーダ
５０２Ｂは出力端子Ｑ２に０８６理を出力し、このト■
論理がオアゲート群５０２Ｆの各オアゲートＯＲ，〜Ｏ
Ｒ，に与えられ、メモリチップ４０９〜４１２の各チッ
プセレクト端子にＨ論理信号が与えられる。よってこの
ときはメモリチップ４０９〜４１２がチップセレクトさ
れる。

Ａ、、Ａ、がｒｌ、ｌｊに歩進するとピクセルデコーダ
５０２Ｂは出力端子Ｑ、に１１論理を出力し、このＨ論
理がオアゲート群５０２Ｇの各オアゲートＯＲ，〜○Ｒ
４に与えられる。よってこのときはメモリチップ４１２
〜４１６がチップセレクトされる。

このようにピクセルモードではアドレス信号の上位ビッ
トの信号によって４×４ビツトの面状メモリ空間が選択
され、この面状メモリ空間の内はアドレス信号の下位２
ビツトの信号Ａ０とＡ１によって一つのピクセル情報Ｐ
ＩＸ　　（第１７図）が選択されプロ、り内にピクセル
情報を書込むこと及びピクセル情報を読出す動作を実行
する。

プレーンモードでは下位２ビツトのアドレス信号Ａ、、
Ａ、が「Ｏ，ＯＪ　’１．　ＯＪ　　ｒＱ、　　ＩＪｒ
ｌ、ＩＪと歩進するとメモリチップ４０１〜４１６が４
個ずつプレーン方向に選択される。つまりＡ、、Ａ、が
ｒＯ，ＯＪのときはプレーンデコーダ５０２Ｃは出力端
子Ｑ０にＨ論理を出力する。

このＨ論理は各オアゲート群５０２Ｄ、　５０２Ｅ、　
５０２Ｆ。

５０２Ｇの各一番目オアゲートＯＲ，に与えられる。

この結果各オアゲート５０２Ｄ〜５０２Ｇの一番目のオ
アゲートＯＲ，からメモリセル４０１．４０５゜４０９
．４１３のチップセレクト端子Ｃ３にＨ論理のチップセ
レクト信号が与えられ、メモリチップ４０１，４０５，
４０９，４１３がアクセスされる。

Ａ、、Ａ、がｒｌ、ｏ」に歩進すると、プレーンデコー
ダ５０２Ｃは出力端子Ｑ、からＨ論理信号を出力する。

このＨ論理信号は各オアゲート群５０２０゜５０２Ｅ、
　５０２Ｆ、　５０２Ｇの二番目のオアゲーＦＯＲ，に
与えられ、これによりメモリチップ４０２，４０６゜４
１０．４１４の各チップセレクト端子Ｃ８にＨ論理のチ
ップセレクト信号が与えられ、これらメモリチップ４ｏ
２．４０６，４１０，４１４がアクセスされる。

Ａｏ、ＡＩがｒｏ、ＩＪに歩進すると、プレーンデコー
ダ５０２Ｃは出力端子Ｑ２からＩ］論理を出力する。こ
のＨ論理信号は各オアゲート群５０２Ｄ〜５０２Ｇの三
番目のオアゲートＯＲ３に与えられ、これによってメモ
リチップ４０３，４０７，４１１゜４１５の各チップセ
レクト端子Ｃ３１〜ＣＳ、、にＨ論理の千ノブセレクト
信号が与えられ、メモリチップ４０３．４０７．４１１
．４１５が選択されてアクセスされる。

Ａｏ　、ＡＩがｒｌ、ＩＪに歩進すると、プレーンデコ
ーダ５０２Ｃは出力端子Ｑ、からＨ論理を出力する。こ
のＨ論理信号は各オアゲート群５０２Ｄ〜５０２Ｇの四
番目のオアゲートＯＲ，に与えられ、このオアゲートＯ
Ｒ，を通じてメモリチップ４０４゜４０８．４１２，４
１６のチップセレクト端子Ｃ３４〜Ｃ８Ｉ＋に与えられ
、これらメモリチップ４０４．４０８，４１２，４１６
が選択されてアクセスされる。このようにしてプレーン
モードではメモリチップが（４０１，４０５，４０９゜
４１３）、　　（４０２，４０６，４１０，４１４）。

（４０３，４０７，４１１，４１５）、　　（４０４゜
４０８．４１２．４１６）の組合せでアクセスされプレ
ーン情報ＰＬＮ（第１７図）を４ビツトずつ書込及び読
出することができる。

デコーダ５０２Ａにブロックモードの信号がモード制御
器５０３から与えられると出力端子Ｑ２にＨ論理を出力
する。このＨｆｉＱ理信号は全てのオアゲートに与えら
れ、このときはメモリチップ４０１〜４１６の全てが一
度にアクセスされる。

以上の説明によってチップセレクタ５０２の構成及びこ
のチップセレクタ５０２によって実行されるモード切替
動作について理解されよう。

次にライトフォーマツタ５０１について説明する。第４
図にライトフォーマツタ５０１の構造を示す。この例で
はピクセルモードとプレーンモードで必要となる部分を
示す。ライトフォーマツタ５０１もチップセレクタ５０
２と同様に４つのオアゲート群５０１０．５０１Ｅ、　
５０１Ｆ、　５０１Ｇを有し、コノオアゲート群５０１
０〜５０１Ｇにアンドゲート群５０１Ａと５０１Ｂから
データＤ０〜Ｄ３を与える。

アンドゲート群５０１Ａはピクセルモード時に制御され
、データＤｏ　、Ｄ４．Ｄ２　、Ｄｌをオアゲート群５
０１Ｄ〜５０１Ｇノ各オアゲートＯＲ，〜ＯＲ４に与え
る。つまり各オアゲート群５ｏｉｏ〜５０１Ｇの各１番
目のオアゲートＯＲ，にデータＤ０を与え、２番目のオ
アゲートＯＲ，にデータＤ、を与え、３番目のオアゲー
トＯＲ３にデータＤ２を与え、４番目のオアゲー）ＯＲ
，にデータＤ３を与える。

このようにしてチップセレクタ５０２でセレクトされた
メモリチップにデータＤ０〜Ｄ３が書込まれる。このデ
ータの書込一方向がピクセル方向となる。

一方プレーンモード時にはアンドゲート群５０１Ｂが開
に制御され、データＤ０を第１オアゲート群５０１Ｄの
各オアゲートＯＲ，〜ＯＲ，に与える。またデータＤ＋
　は第２オアゲート群５０１Ｈの各オアゲ−）ＯＲ，〜
ＯＲ４に与える。またデータＤ２は第３オアゲート群５
０１Ｆの各オアゲー）ＯＲ，〜ＯＲ，に与える。更にデ
ータＤ３は第４オアゲート群５０１Ｇの各オアゲートＯ
Ｒ，〜ＯＲ，に与える。

このようにしてチンツブセレクタ５０２によってセレク
トされた一組のメモリチップ、例えば４０１〜４０４及
び４０５〜４０８．４０９〜４１２゜４１３〜４１６の
何れか一つの組に単色データＤ０又はＤｌ、Ｄｚ　、Ｄ
ｌの何れかが書き込まれる。この書込方向がプレーン方
向となる。

以上の説明によりピクセルモードと、プレーンモードの
アクセス動作が理解できよう。

次にブロックモードにおけるライトフォーマツタ５０１
の構造について説明する。

ブロックモードでは第５図に示すようにオアゲート群５
０１Ｄ〜５０１Ｇに対して二つのレジスタ５０１Ｌと５
０１Ｎ及び４つのマルチプレクサ５０１８．５０１Ｌ　
５０１Ｊ。

５０１にとを設ける。マルチプレクサ５０１１１〜５０
１にの各制御端子ＳにはデータＤｏ　、Ｄ＋　、Ｄｚ　
、Ｄｌを与える。各マルチプレクサ５０１Ｈ〜５０１に
は制御端子Ｓに与えられるデータＤｏ、Ｄ＋、Ｄｚ、Ｄ
ａがＨ３６理のときはレジスタ５０１Ｌにストアされた
データを選んで出力する。またデータＤ０〜Ｄ、がそれ
ぞれＬ論理のときはマルチプレクサ５０１１１〜５０１
にはレジスタ５０１旧こストアされているデータを選択
して出力する。

マルチプレクサ５０１１１から出力されるデータは各オ
アゲート群５０１Ｄ〜５０１Ｇの各第１番目のオアゲー
トＯＲ，に与えられ、メモリチップ４０　Ｌ４０５゜４
０９．４１３（７）各データ入力端子ＤＳ、、ＤＳ、。

ＤＳ、　、ＤＳ、３に与えられる。

マルチプレクサ５０１１がら出力されるデータは各オア
ゲート群５０１Ｄ〜５０１Ｇの第２番目のオアゲートＯ
Ｒ２に与えられ、このオアゲートＯＲ，を通じてメモリ
チップ４０２，４０６，４１０．４１４（Ｄ５’　　９
入力端子Ｄｓｚ　、ＤＳ６．ＤＳ＋ｏ、ＤＳ＋ａに与え
られる。

マルチプレクサ５０１Ｊから出力される４ビツトのデー
タは各オアゲート群５０１０〜５０１Ｇの第３番目のオ
アゲートＯＲ３に与えられ、各オアゲートＯＲ３を通し
てメモリチップ４０３，４０７，４１１゜４１５（７）
各データ入力端子ＤＳ、、ＤＳ？、ＤＳ、、。

ＤＳ、、に与えられる。

マルチプレクサ５０１Ｋから出力される４ビツトのデー
タは各オアゲート群５０１Ｄ〜５０１Ｇの第４番目のオ
アゲートＯＲ４に与えられ、このオアゲートＯＲ４を通
じテメモリチ７７”４０４．　４０８゜４１２．４１６
（７）各テータ人力り＝子ＤＳ４．　Ｄ　５ＬＤＳ、□
、ＤＳ１６にそれぞれ与えられる。

レジスタ５０１Ｌと５０１旧こストアされるデータは第
１図に示したパターン発生器１００がらデータバスライ
ン５０５を通じて送られて来る。

つまり被試験メモリ２００の内部にもレジスタ５０１Ｌ
と５０１Ｍに相当する部分と、マルチプレクサ５０１１
１〜５０１Ｋに対応する機能が設けられ、ブロックモー
ドのときはデータＤ、、Ｄ、、Ｄ、、Ｄ３の論理値に応
じて二つのレジスタにストアされた何れか一方のデータ
をメモリチップに書込む動作を行なっている。従ってバ
ッファメモリ４００におぃても二つのレジスタ５０１Ｌ
、　５０１ＭをデータＤｏ。

Ｄ、、Ｄ２．Ｄ３の各論理値に応じて何れか一方を選択
して書込むことによって被試験メモリ２００と同じデー
タを１６個のメモリセル４０１〜４１６の全てに書込む
ことができ、これを読出すことによってブロックモード
における期待値データを得ることができる。

次にリードフォーマツタ５０４について説明する。第６
図はリードフォーマツタ５０４の構成を示す。リードフ
ォーマツタ５０４は例えばピクセル情報取出手段５０４
Ａとプレーン情報取出手段５０４Ｂと、ブロック情報取
出手段５０４Ｃと、設定器５０４０と、マルチプレクサ
５０４Ｅとによって構成することができろ。

ピクセル情報取出手段５０４Ａは例えば４つのオアゲー
トＯＲ＋〜ＯＲ，によって構成することができる。オア
ゲートＯＲ，はメモリチップ４０１゜４０５．４０９．
４１３の各読出信号を取出す。

オアゲートＯＲ，はメモリチップ４０２，４０６゜４１
０．４１４の各読出信号を取出す。オアゲート○Ｒ３は
メモリチンツブ４０３，４０７，４１１・４１５の各読
出信号を取出す。オアゲートｏＲ４はメモリチップ４０
４，４０８．４１２．４１６の各読出信号を取出す。

このように構成することによってピクセルモードでメモ
リチップ４０１，４０５，４０９，４１３と、４０２，
４０６，４１０，４１４と、４０３゜４０７．４１１，
４１５と、４０４．４０８゜４１２．４１６が順次読出
されると、ピクセル情報取出手段５０４Ａからピクセル
情報ＰＩＸが出力される。このピクセル情報ＰＩＸはマ
ルチプレクサ５０４Ｅの一つの入力端子Ａに供給される
。

プレーン情報取出手段５０４Ｂも４つのオアゲートＯＲ
ｓ〜ＯＲ，によって構成することができる。

オアゲートＯＲｓはメモリチップ４０１．４０２゜４０
３．４０４の読出出力を取出す。オアゲートＯＲｂはメ
モリチップ４０５，４０６，４０７゜４０８の読出出力
を取出す。オアゲートＯＲ１はメモリチップ４０９，４
１０，４１１．４１２の読出出力を取出す。オアゲー）
ＯＲ，はメモリチップ４１３，４１４，４１５．４１６
の読出出力を取出す。

このように構成することによってプレーンモードでメモ
リチップ４０１，４０５，４０９．４１３と、４０２，
４０６．４１０と、４０３．４０７゜４１１．４１５と
、４０４，４０８，４１２゜４１６が順次読出されると
、プレーン情報取出手段５０４Ｂからプレーン情報ＰＬ
Ｎが出力される。このプレーン情報ＰＬＮはマルチプレ
クサ５０４Ｅの入力端子Ｂに供給される。

ブロック情報取出手段５０４Ｃの構成及び動作は第７図
で説明するが、その概要は各メモリチップ４０１〜４１
６の各読出出力と、設定器５０４Ｄに設定された設定値
とを比較し、その比較の結果が一致又は不一致に応じて
データＤ、、Ｄ、、Ｄ２゜Ｄ３の論理値が決定され、こ
の論理出力がブレンモード情報としてマルチプレクサ５
０４Ｅの入力端子Ｃに与えられる。

ブロックモード情報取出手段５０４Ｃの構造と動作を第
７図を用いて説明する。ブロックモード情報取出手段５
０４Ｃは被試験メモリ２００のブロックモードの動作と
同等の動きをするように４つの排他的論理和回路群１ｉ
０Ｒ＋、　ＥＯＲ２，ＥＯＲ３，ＥＯＲ４を設ける。

各排他的論理和回路群ＥＯＲ＋、　ＥＯＲＺ、ＥＯＲ３
，ＥＯＲ−はそれぞれ各メモリセル４０１〜４１６の各
読出出力Ｄ０゜〜Ｄ３３と設定用レジスタ５０４Ｄにス
トアされた設定（ｊｆｉＣｏ　、Ｃ＋　、Ｃ２、Ｃ３と
を比較する４つの排他的論理和回路ＥＸＯ＋、　ＥＸＯ
ｚ、　１ＥＸＯ３，ＥＸＯ４と、これら４つの排他的論
理和回路ＩＥＸＯ＋、　ＥＸＯＺ。

ＥＸＯ３，ＥＸＯ，の各出力の一致、不一致を見る排他
的論理和回路ＥＸＯ３とによって構成することができる
。

つまりメモリセル４０１〜４０４から言売出されるデー
タＤ０゜〜ＤＯ３と設定用レジスタ５０４Ｄにストアさ
れた設定値Ｃ０〜Ｃ３とが一致し、更に各排他的論理和
回路ＥＸＯ、〜ＥＸＯ，の出力が一致すると第１の排他
的論理和回路群ＥＯＲ，の出力信号Ｒ０は「１」論理と
なる。

その他の排他的論理和回路群ＥＯＩｌＺ、　ＥＯＲ３，
ＥＯＲ。

も同様に動作し、出力信号Ｒ１，Ｒｚ　、Ｒ３をそれぞ
れ出力する。この出力信号Ｒ８−Ｒ３はマルチプレクサ
５０４Ｅの入力端子Ｃに与えられ、ブロックモードでは
この出力信号Ｒ０〜Ｒ１が選択されて期待値データとし
て論理比較器３００に与えられる。

第８図はバッファメモリ４００にマスク機能を持たせる
ための実施例を示す。

図中５０５はマルチプレクサを示す。このマルチプレク
サ５０５はアドレスバス又はデータバスの何れか一方を
通じて送られて来るマスクデータをマスクレジスタ５０
６に導びくために設けたマルチプレクサを示す。つまり
マスクデータはアドレスバスまたはデータバスを通じて
送られて来る。

この違いは被試験メモリ２００の規格に準する。

アドレスバス又はデータバスを利用して送られて来るマ
スクデータはマスクレジスタ５０６に取込まれる。

一方被試験メモリ２００の規格によってアドレスバスを
通じて送られて来るマスクデータを使うか、又はマスク
レジスタ５０６にストアしたマスクデータを使うかが決
められる。この選択のためにマルチプレクサ５０７が設
けられる。

マルチプレクサ５０７で選択されたマスクデータとマス
クレジスタ５０６にストアされたマスクデータはマスク
フォーマツタ５０８に与えられる。

このマスクフォマッタ５０８で各モード別にマスクする
ビット位置を規定し、アンドゲート５０９を開閉してマ
スク及び非マスクの状態に制御する。

つまりアンドゲート５０９が開のときパターン発生器１
００から送られて来る書込指令信号が自由に通過してバ
ッファメモリ４００の各チンプの書込指令端子ＷＥに与
えられ非マスク状態となる。

アンドゲート５０９を閉にすると書込指令信号はバッフ
ァメモリ４００に与えられなくなり、マスク状態となる
。

マスクフォーマツタ５０８の内部構造を第９図に示す。

入力端子５０８Ａにはマルチプレクサ５０７で選択した
信号を与える。入力端子５０８　Ｂにはマスクレジスタ
５０６にストアしたマスクデータを与える。入力端子５
０８Ａに与えられたマスクデータは直接マルチプレクサ
５０８Ｃの入力端子Ａに入力される。入力端子５０８Ｂ
に入力されたマスクデータは入力端子５０８Ａに人力さ
れたマスクデータと共にオアゲート５０８Ｄで論理和を
採ってマルチプレクサ５０８Ｃの入力端子Ｂに入力され
る。マルチプレクサ５０８Ｃはピクセンモードのとき入
力端子Ｂを選択し、入力端子５０８Ａと５０８Ｂに与え
られたマスクデータの論理和したデータをオアゲート群
５０８　Ｅ、　５０８Ｆ。

５０８０．５０８Ｈの各オアゲー）ＯＲ，’〜○Ｒ４に
与える。つまり４ビツトのデータＤ、、Ｄ、。

Ｄ２．Ｄ３の中のデータＤ０をオアゲート群５０８Ｅの
全てのオアゲー［）Ｒ，〜○Ｒ４に与え、データＤ１を
オアゲート群５０８Ｆの全てのオアゲー）ＯＲ，〜ＯＲ
，に与え、データＤ２をオアゲート群５０８Ｇの全ての
オアゲートＯＲ，〜ＯＲ。

に与え、データＤ３をオアゲート群５０８　Ｈの全ての
オアゲートＯＲ，〜ＯＲ，に与える。

これに対し、プレーンモードとブロックモードに対して
はマルチプレクサ５０８Ｃが入力端子Ａを選択して入力
マスクデータＭ０〜Ｍ３を各オアゲ　）ＪＪ５０８Ｅ〜
５０８Ｈに与えると共にアンドゲート群５０８Ｉを設け
、このアンドゲート群５０８Ｉを構成する４つのアンド
ゲートＡＮ、。

Ａ　Ｎ　ｚ　、　Ａ　Ｎ　！　、　Ａ　Ｎ　ａにマスク
レジスタ５０６にストアされたマスクデータＭＲ０，Ｍ
Ｒ１，ＭＲｚ。

ＭＲ，を与える。このアンドゲートＡＮ、〜Ａ　Ｎ　ａ
はプレーンモード及びブロックモードにおいて開に制御
されマスクデータＭＲｏ　、ＭＲ，、ＭＲ２゜ＭＲ，を
通過させる。

アンドゲートＡ　Ｎ　＋の出力は各オアゲート群５０８
Ｅ〜５０８Ｈの１番目のオアゲート○Ｒ１に与えられ、
アンドゲートＡＮ２の出力は各オアゲート群５０８Ｅ〜
５０８　Ｈの２番目のオアゲート○Ｒ２に与えられ、ア
ンドゲートＡＮ、の出力は各オアゲート群５０８Ｅ〜５
０８Ｈの３番目のオアゲー）ＯＲ３に与えられ、アンド
ゲートＡＮ。

の出力は各オアゲート群５０８Ｅ〜５０８Ｈの４番目の
オアゲートＯＲ，に与えられる。

このようにしてプレーンモード及びブロックモードにお
いては各オアゲートＯＲ５〜○Ｒ４において、マルチプ
レクサ５０８Ｃから与えられる入力マスクデータＭ０〜
Ｍ３と、アンドゲート回路群５０１■から出力されるマ
スクレジスタ５０６にストアされたマスクデータＭＲ，
〜ＭＲ，の論理和が採られ、プレーンモード時とブロッ
クモード時のマスクを正規に行なわせるように構成して
いる。

つまりビクセルモードでは第１０図に示すように入力マ
スクデータＭ０〜Ｍ３と、マスクレジスタ５０６のマス
クデータＭＲ０〜Ｍ　Ｒｙの中の例えばデータＭ０とＭ
Ｒ，をＬ論理に設定しマスク指定したとすると、オアゲ
ート群５１８Ｅと５０８Ｇの各オアゲートＯＲ＋　〜Ｏ
Ｒ４がＬ論理のマスクデータを出力し、これによってア
ンドゲート５０９Ａ〜５０９Ｄ及び５０９Ｘ〜５０９Ｌ
が閉に制御され、第１１図に斜線を付して示すようにメ
モリチップ４０１，４０２，４０３，４０４と、４０９
゜４１０．４１１．４１２がマスクされ、データの書替
が禁止される。

一方プレーンモード及びブロックモードではマルチプレ
クサ５０８Ｃから入力マスクデータＭ０〜Ｍ、が与えら
れ、更にマスク５０６からのマスクデータＭ　Ｒｏ〜Ｍ
Ｒ，がアンドゲート群５０８■から与えられる。これら
のマスクデータＭ０〜Ｍ３とＭＲ，〜ＭＲ，は各オアゲ
ート群５０８Ｅ〜５０８　Ｈで論理和が採られる。

ここで第１２図に示すように入力マスクデータＭ０〜Ｍ
３の中のデータＭ０とマスクデータＭＲ。

〜ＭＲ３の中のデータＭＲ２にＬ論理を設定しマスク指
定したとすると、オアゲート群５０８Ｅの全てのオアゲ
ートＯＲ，〜ＯＲ，とオアゲート群５０８Ｆ、５０８Ｇ
、５０８Ｈの各オアゲートＯＲ：。

からし論理信号が出力される。このＬ論理信号によって
アンドゲート５０９Ａ〜５０９Ｄが閉に制御され、また
アンドゲート５０９Ｇ、５０９Ｋ。

５０９０が閉に制御されて第１３図に斜線を付して示す
ようにメモリチップ４０１，４０５，４０９゜４１３と
４１０，４１１，４１２がマスクされ、データの書替が
禁止される。第１２図と第１３１２Ｉから明らかなよう
にプレーンモードとブロックモードのマスクは共通の回
路構造で行なうことができる。

第１４図はこの発明の実施例を示す。

この発明ではバッファメモリ４００のデータ入力端子り
、とライトフォーマツタ５０１との間に論理演算部６０
０を設け、パターン発生器１００から出力されるデータ
はライトフォーマツタ５０１を通じて論理演算部６００
の一方の入力端子に入力され、演理演算部６００の他方
の入力端子にバッファメモリ４００の読出データが入力
され、その演算結果がバッファメモリ４００に書込まれ
る。

被試験メモリ２００とバッファメモリ４００にはアドレ
スバスを通じてパターン発生器１００で発生された同一
のアドレス信号が印加される。またパターン発生器１０
０で発生されたデータはデータバスを通じて被試験メモ
リ２００と論理演算部６００とに印加される。

アドレスバスに出力されるアドレス信号に含まれる被試
験メモリ２００内蔵の論理演算部の演算モードを設定す
る部分が論理波ｎ部６００にも演算モード設定データと
して与えられ、被試験メモリ２００でそのデータ書込み
の際に行う演算と全く同じ演算が論理演算部６００で行
われ、その演算結果をバッファメモリ４００に各込む。

論理演算部６００で演算を行うか否かは制御信号発生部
１０６より出力される信号により制御される。

このような動作を行うことにより被試験メモリ２００の
内容とバッファメモリ４００の内容とは常に一致する。

従って被試験メモリ２００とバッファメモリ４００とを
同一のアドレスでアクセスし、それぞれの読出しデータ
を論理比較器３００で比較することにより被試験メモリ
２００の良否判定を行うことができる。

次にランダムアクセスポートとシリアルアクセスポート
とをもつメモリを試験する場合の例を第１５図を参照し
て説明する。

第１５図においてはバッファメモリ４００のアドレス入
力端子と直列に２人カマルチプレクサ７００が設けられ
、そのマルチプレクサ７００の一方の１入力端にカウン
タ７０１を接続する。カウンタ７０１はパターン発生器
１００で発生したアドレスをロードする機能、カウンタ
７０１の値をインクリメント（１加算）、デクリメント
（１減算）及び保持する機能を有する。マルチプレクサ
７０１はバッファメモリ４００に印加するアドレスをパ
ターン発生器１００で発生したアドレスにするか、カウ
ンタ７０１の計数値にするかの選択を行う。

カウンタ７０１の制御はパターン発生器１００の制御信
号発生部１０６より出力されるカウンタ制御信号により
行う。マルチプレクサ７０１の切換えもパターン発生器
１００の制御信号発生部１０６より出力されるマルチプ
レクサ制御信号により行う。

ランダムアクセスポートとシリアルアクセスポートを持
つメモリにおいてはＳＡＭ部はポインタによりアクセス
される。そのポインタの初期設定は外部から与えるアド
レスによって行われるが、その初期値がカウンタ７０１
に設定される。

被試験メモリ２００のＲＡＭ部に対し、パターン発生器
１００からアドレス及びデータを与え、これと同時にそ
のアドレスをマルチプレクサ７００を通じてバッファメ
モリ４００に与えてアクセスし、また前記データをバッ
ファメモリ４００に与えて同時に書込み、その後、被試
験メモリ２００のＲＡＭ部内のデータをＳＡＭ部に転送
し、パターン発生部１０’Ｏから与えられるアドレス信
号により被試験メモリ２００のＳＡＭ部のポインタを初
２１Ｊ］設定し、同時にそのアドレスによりカウンタ７
０１を初期設定し、そのカウンタ７０１によりバッファ
メモリ４００をアクセスして読出し、これと同期して被
試験メモリ２００のＳＡＭ部からの読出しデータとバッ
ファメモリ４００の読出しデータとを論理比較すること
により被試験メモリ２００を試験することができる。

「発明の効果」以上説明したようにこの発明によれば複数のメモリチッ
プ４０１〜４１６によってバンファメモＩ７４００を構
成すると共にこの複数のメモリチップ４０１〜４１６を
チップセレクタ５０２によってピクセルモードとプレー
ンモード及びブロックモードに従ってアクセスし、書込
、読出を行なうことができる。

この結果被試験メモリ２００の動作と等価な書込、読出
動作を行なうことができる。特に例えばピクセルモード
で書込を行ない、書込まれたデータを被試験メモリ２０
０のモード切替に合わせてプレーンモード又はブロック
モードで読出すことができる。またプレーンモードで書
込んでピクセルモード又はブロックモードで読出すこと
ができる。更にブロックモードで書込及び読出を行なう
ことができる。よって被試験メモリ２００と等価な動作
を行なわせることができ、被試験メモリ２００の期待値
データを得ることができる。従ってメモリチップ４０１
〜４１６に使用するメモリチップを被試験メモリ２００
の動作速度より速いチップで不良のないチップを用いる
ことによって被試験メモリ２００に書込んだデータをバ
ッファメモリ４００から被試験メモリ２００の読出出力
より早く得ることができる。よってバッファメモリ４０
０から読出されるデータを期待値データとすることがで
き、被試験メモリ２００がどのようなモードで動作して
も誤まりのない期待値データを容易に得ることができる
。

特にこの発明によれば、論理演′ｎ機能を持つメモリの
試験も行なうことができ、またこのためにパターン発生
器１００の期待値発生部のプログラムを複雑に作らなく
て済むためメモリ試験装置を廉価に作ることが出来る。

またランダムアクセスポート及びシリアルアクセスポー
トを持つメモリを試験することもできる。

尚上述ではピクセルモード及びプレーンモード時のデー
タのビット数を４ビツトにして説明したが、このビット
故に限られるものでないことは容易に理解できよう。

【図面の簡単な説明】

第１図はこの発明の一実施例を説明するためのブロック
図、第２図はこの発明に用いるパンファメモリの内部構
造の一例を説明するための仮想的な立体図、第３図はこ
の発明に用いるチップセレクタの一例を説明するための
接続図、第４図はこの発明に用いるライトフォーマツタ
の一例を説明するための接続図、第５図はブロックモー
ド時に動作するライトフォーマツタの一例を説明するた
めの接続図、第６図はこの発明に用いるリードフォーマ
ンタの一例を説明するための接続図、第７図はこの発明
に用いるブロンクモードにおける期待値データ取出手段
の一例を説明するための接続図、第８図はマスク機能を
付加した場合の実施例を説明するためのブロック図、第
９図は第８図の実施例で説明したマスクフォーマツタの
具体的な回路構造を説明するための接続図、第１０図乃
至第１３図は第９図に示したマスクフォーマツタの動作
を説明するための図、第１４図はこの発明の詳細な説明
するためのブロック図、第１５図はこの発明の他の実施
例を説明するためのブロック図、第１６図は従来の技術
を説明するためのブロック図、第１７図は画像用メモリ
の内部構造を説明するための図である。

Claims

【特許請求の範囲】Ａ、ピクセルモード、プレーンモード、ブロックモード
によって書込、読出を実行することができ、入力データ
のビット毎に論理演算して書込むことができる被試験メ
モリと、Ｂ、上記被試験メモリに書込み、読出すデータのビット
数を自乗した数と同数のメモリチップを具備し、このメ
モリチップをチップセレクタによって選択することによ
って上記被試験メモリと等価なピクセルモード、プレー
ンモード、ブロックモードで書込、読出を実行できるバ
ッファメモリと、Ｃ、各モードにおいて入力データの各ビット別に論理演
算し、その演算結果を上記バッファメモリに書込む論理
演算手段と、Ｄ、上記バッファメモリから上記被試験メモリと同一の
モードに依って読出されたデータと比較して被試験メモ
リの良否を判定する論理比較器と、を具備して成るメモリ試験装置。