JPS61269296A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体メモリ装置に関するもので、例えば
、メモリブロックがダイナミック型ＲＡＭ（ランダム・
アクセス・メモリ）により構成されたボード構成の半導
体メモリ装置に利用して有効な技術に関するものである
。

〔背景技術〕

マイクロコンピュータシステム等におけるメモリ装置と
して、ボード構成のメモリ装置が公知である。上記メモ
リ装置をダイナミック型ＲＡＭにより構成した場合、一
定周期でのリフレッシュ動作を行うことが必要になる。

このリフレッシュ方式として、全てのダイナミック型Ｒ
Ａ　Ｍを一括でリフレッシュ方式と、ダイナミック型Ｒ
ＡＭを複数のメモリブロックに分けてリフレッシュタイ
ミングをずらして行う方式（例えば特開昭５４−９６３
３３号、特開昭５５−７３９８８号公報参照）がある、
前者にあってはリフレッシュ電流の増大を招くという問
題があり、後者にあってはリフレッシュコントロールが
複雑になるという問題がある。また、リフレッシュ動作
とメモリアクセスとの競合を未然に調整するために、マ
イクロコンピュータシステム全体を同期化すると、コン
トロール回路が極めて複雑になってしまう。

〔発明の目的〕

この発明の目的は、簡単な構成の制御回路により非同期
のもとでのりフレッシュ動作とメモリアクセスを行うこ
とのできる半導体メモリ装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、非同期のもとてそれぞれ発生されるメモリア
クセス信号とりフレッシェ要求信号とを先に発生した信
号を優先させて受け付ける競合回避回路に供給して、リ
フレッシュ動作とメモリアクセス動作を撮り分けるよう
にするものである。

〔実施例〕

第１図には、この発明に係る半導体メモリ装置の主要部
の一実施例のブロック図が示されている。

同図の各回路ブ′ロックは、１つの配線基板（ボード）
上に実装される。

この実施例においては、リフレッシュ電流の低。

減を図るため、特に制限されないが、ダイナミック型Ｒ
ＡＭにより構成されたメモリ部は、２つのメモリブロッ
クＭＢＯ，ＭＨＩに分けられている。

特に制限されないが、メモリブロックＭＢＯ及びＭＢＩ
は、その記憶容量が約６４Ｋ（ｘｉ）ビットのダイナミ
ック型ＲＡＭがＮ個並列形態にされて１ワードがＮビッ
トからなるデータを記憶する。

したが９て、上記メモリ部は、合計１２８ＫＸＮビフト
の記憶容量を持つようにされる。なお、必要なら上記Ｎ
からなるｌワードのデータの誤り訂正を行うため、複数
ビットからなる冗長ビット用の複数のダイナミック型Ｒ
ＡＭがそれぞれに追加される。

この実施例では、非同期でメモリアクセスとリフレッシ
ュ動作とを行うようにするため、次の各回路が設けられ
る。

特に制限されないが、メモリ部を構成する上記ダイナミ
ック型ＲＡＭは、そのリフレッシュ方式がＲＡＳオンリ
ーリフレッシュとされる。このため、リフレッシュ制御
回路は、ＲＡＳ信号を発生させるリフレッシュ要求信号
発生回路ＲＲＱＣと、リフレッシュアドレス発生回路Ａ
ＤＣとからなる。

上記リフレッシュ要求信号発生回路は、リフレッシュ電
流を低減させるため、メモリブロックＭＢＯとＭＢＩと
を時間的にずらしてリフレッシュ動作を行わせる信号を
形成する。このため、リフレッシュ要求信号ＲＯ＋Ｒ１
の周期は、両メモリブロックＭＢＯとＭＨＩによるｌｉ
Ｉりのリフレッシュ時間がダイナミック型メモリセルの
情報保持時間内になるようにされる。したがって、各メ
モリブロックＭＢＯ及びＭＢＩからみれば、上記信号Ｒ
Ｏ＋Ｒ１の周期は、それぞれのリフレッシュ周期の１／
２にされる。言い換えるならば、リフレッシュ要求信号
ＲＯ＋Ｒ１は、上記ダイナミック型メモリセルにおける
情報保持時間の１／２に設定され、それの１／２分周出
力によってメモリブロックＭＢＯ，ＭＨＩに供給される
リフレッシュ要求信号ＲＯ，Ｒ１が形成される。

上記リフレッシュ要求信号ＲＯ＋Ｒ１は、競合回避回路
ＬＯＧの一方の入力に供給される。この競合回避回路Ｌ
ＯＧの他方の入力には、メモリアクセス信号ＭＡＱが供
給される。競合回避回路ＬＯＧは、先に到来した上記両
信号ＲＯ＋Ｒ１又はＭＡＱに従ってリフレッシュ用のア
ドレス信号ＲＡＤＤ又はメモリアクセス用のアドレス信
号ＭＡＤＤを選択的に上記メモリブロックＭＢＯ及びＭ
Ｂｌに供給されるアドレスセレクタとしてのマルチプレ
クサＭＰＸの制御信号ＲＲ又はＭＲを形成する。

上記競合回避回路ＬＯＧにより形成されたリフレッシュ
動作信号ＲＲは、リフレッシュアドレス発生回路ＡＤＣ
の歩進パルスとしても利用される。

このリフレッシュアドレス発生回路は、バイナリ−カウ
ンタ回路からなり、上記リフレッシュ動作信号ＲＲの到
来毎にリフレッシュアドレスを歩進させて、上記１ｔｉ
りのリフレッシュアドレス信号を形成する。

上記上記リフレッシュ動作信号ＲＲは、ゲート回路Ｇに
も伝えられ、そのリフレッシュ動作を獲得したとき、い
ずれのメモリブロックＭＢＯ又はＭＢＩに対するりフレ
ッシュ要求信号ＲＯ又はＲ１かを出力させる。これらの
信号ＲＯとＲ１は、上記メモリブロックＭＢＯとＭＢＩ
のロウアドレスストローブ信号端子ＲＡＳＯ，ＲＡＳＩ
に供給される。

なお、上記競合回避回路ＬＯＧによりメモリアクセス信
号ＭＲが形成されたとき、マルチプレクサＭＰＸを介し
て、上記アドレス信号ＭＡＤＤの他、図示しないロウア
ドレスストローブ信号ＲＡＳやカラムアドレスストロー
ブ信号ＣＡＳ及びライトイネーブル信号ＷＥ等がメモリ
部に伝えられる。また、図示しないが、上記メモリ部を
構成するダイナミック型ＲＡＭのデータ入力端子Ｄｉｎ
及びデータ出力Ｄｏｕｔは、データバスに接続されてい
る。このデータバスを通して上記メモリアクセスによる
書き込み／読み出し信号が伝えられる。

前述のように誤り検出・訂正回路を付加する場合には、
このデータバスの信号を受けて、書込み動作にあっては
その書込みデータのビットパターンに従った冗長ビット
を発生させて冗長用のダイナミック型ＲＡＭに書込みを
行う、また、読み出し動作におい°ζは、読み出された
データのビットパターンと冗長ビットとから、誤り検出
を行い、もしも誤りがあればそのデータにおける誤りビ
ットの訂正を行うものである。

第２図には、競合回避回路ＬＯＧの一実施例の回路図が
示されている。

メモリアクセス信号ＭＡＱは、エツジトリガ型のフリッ
プフロップ回路ＦＦＩの入力端子りに供給される。この
フリップフロップ回路ＦＦＩの反転信号Ｑは、ナンド（
ＮＡＮＤ）ゲート回路Ｇｌを介して同様なフリップフロ
ップ回路ＦＦ２の入力端子りに伝えられる。

リフレッシュ要求信号ＲＯ＋Ｒ１は、上記同様なフリッ
プフロップ回路ＦＦ３の入力端子りに供給される。この
フリップフロップ回路ＦＦ３の反転信−ｑＱは、上記同
様にナントゲート回路Ｇ２を介して同様なフリップフロ
ップ回路ＦＦ４の入力端子りに伝えられる。

上記フリップフロップ回路ＦＦＩ及びＦＦ２のクロック
端子ＧＫには、クロック信号ＣＬＫが供給され、上記フ
リップフロップ回路ＦＦ３及びＦＦ４のクロック端子Ｃ
Ｋには、上記クロック信号ＣＬＫがインバータ回路ＩＶ
によって反転されて供給される。これによって、メモリ
アクセス信号ＭＡＱの受け付けの行うフリップフロップ
回路ＦＦ１及びＩ”　Ｆ　２と、リフレッシュ要求信号
ＲＯ＋Ｒｌの受け付けを行うフリップフロップ回路ＦＦ
３及びＩ−”　Ｉ”　４とは、クロック信号ＣＩ、　Ｋ
の半周期毎に交互にその人力取り込みを行う。

フリップフロップ回路ＦＦ２の出力Ｑから上記メモリア
クセス信号ＭＲが形成され、一方において上記マルチプ
レクｆ　Ｍ　Ｐ　Ｘの選択ｆｉｔ号として送出され、（
一方においてナントゲート回路Ｇ２の他方の入力に供給
される。フリップフロップ回路ＦＦ４の出力Ｑから上記
リフレッシュ獲得信号ＲＲが形成され、一方において上
記マルチプレクサＭＰｘとリフレッシュアドレス発生回
路ＡＤＣに供給され、他方においてナントゲート回路Ｇ
１の他方の入力に供給される。

例えば、クロック信号ＣＬＫの立ち上がり時に、メモリ
アクセス信号ＭＡＱがロウレベルなら、フリップフロッ
プ回路ＦＦＩの出力Ｑがハイレベルにされ、ゲート回路
Ｇｌを通してフリップフロップ回路ＦＦ２にロウレベル
の信号を伝える。これによりフリップフロップ回路ＦＦ
２の出力Ｑはロウレベルにされる。したがって、メモリ
アクセス信号ＭＲは、ロウレベルにされる。これに応じ
て、上記マルチプレクサＭＰＸは、メモリアクセス用の
アドレス信号ＭＡＤＤ等をメモリ部に伝えて、その書き
込み／読み出しを行う、このとき、上記メモリアクセス
信号ＭＲのロウレベルによってナントゲート回路Ｇ２は
、そのゲートが閉じられ出力信号をハイレベルにするの
で、この後リフレッシュ要求信号ＲＯ十Ｒ１がロウレベ
ルにされてもリフレッシュ獲得信号ＲＲの発生が禁止さ
れる。

一方、クロック信号ＣＬＫの立ち下がり時に、リフレッ
シュ要求信号ＲＯ＋Ｒ１がロウレベルなら、フリップフ
ロップ回路ＦＦ３の出力Ｑがハイレベルにされ、ゲート
回路Ｇ２を通してフリップフロップ回路ＦＦ４にロウレ
ベルの信号を伝える。

これによりフリップフロップ回路ＦＦ４の出力Ｑはロウ
レベルにされる。したがって、リフレッシュ獲得信号Ｒ
Ｒは、ロウレベルにされる。これに応じて、上記マルチ
プレクサＭＰＸは、リフレ。

シュ用のアドレス信号ＲＡＩ）Ｄ等をメモリ部に伝える
とともに、ゲート回路Ｇを介してメモリブロックＭＢＯ
又はＭＢＩのロウアドレスストローブことにより、その
リフレッシュ動作を行う、このとき、上記リフレッシュ
獲得信号ＲＨのロウレベルによってナントゲート回路９
１は、そのゲートが閉じられ出力（６号をハイレベルに
するので、この後にメモリアクセス信号Ｍ　Ａ　Ｑがロ
ウレベルにされてもメモリアクセス信号ＭＲの発生が禁
止される。

なお、上記クロック信号ＣＬＫの立ち上がり又は立ち下
がりタイミングと、上記それぞれの要求信号ＭＡＱ又は
ＲＯ＋Ｒ１のロウレベルへの変化タイミングが競合した
場合、フリップフロップ回路Ｆｌ”１又はＦＦ３の出力
が一時的に不定レベル（不安定レベル）にされる、しか
しながら、この不安定時間（メタステーブル）に対して
、上記クロック信号ＣＬＫは、その−周期が長く設定さ
れるこにより、上記不定レベルの取り込みが実質的に禁
止され、次の周期でのクロック信号ＣＬＫの立ち上がり
又は立ち下がりに同期して、それぞれの信号の取り込み
が行われるものとなる。このような競合回避回路ＬＯＧ
の動作により、非同期でのメモリアクセス及びリフレッ
シュ動作を行うことができる。

〔効　果〕

（１）競合回避回路を用いて先に要求があったメモリア
クセス又はリフレッシュ動作を優先させて実行させるこ
とにより、簡単な制御ｌ路の付加するだけでダイナミッ
ク型ＲＡＭを用いた半導体メモリ装置を構成できるとい
う効果が得られる。

（２）メモリ部を分割させて、それぞれのリフレッシュ
タイミングをずらすことにより、リフレッシュ電流の低
減を図ることができ、これに伴い電源回路の小型化が可
能になるという効果が得られる。

（３）上記競合回避ｌ路として、２つのフリップフロッ
プ回路を縦列形態に接続し°ζ、初段回路のメタステー
ブルより長い周期のクロック信号に同期してメモリアク
セス信号及びリフレフシェ要求信号の取り込みを行うこ
とにより、非同期の上記要求信号の監視を行うことがで
きる。これにより、簡単な構成でしかも扱い易い半導体
メモリ装置を得ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えは、ダイナミック
型ＲＡＭのリフレッシュ方式は、自動リフレッシュ電流
を内蔵したものにあづては、そのリフレッシュ制御信号
を発生させればよい、この場合には、上記リフレッシュ
アドレス発生回路ＡＩ）Ｃが不要になるものである。

また、メモリ部は、上記ブロックに分割するものの他、
リフレッシュ電流が問題にされないならば、１つにより
構成するものであってもよい。

〔利用分野〕

この発明は、ダイナミック型ＲＡＭを用いたボード構成
の半導体メモリ装置に広く利用することができるもので
ある。

【図面の簡単な説明】

第１図は、この発明に係る半導体メモリ装置の一実施例
を示すブロック図、 第２図は、その競合回避回路の一実施例を示す回路図で
ある。 ＭＢＯ，ＭＢＩ・・メモリブロック、ＬＯＧ・・競合回
避回路、ＭＰＸ・・マルチプレクサ、ＡＤＣ・・リフレ
ッシュアドレス発生回路、ＲＲＱＣ・・リフレッシュ要
求信号発生回路、Ｇ・・ゲート回路、Ｆ　Ｆ　１−　Ｆ
　Ｆ　４・・フリップフロップ回路、ＩＶ・・インバー
タ回路、Ｇｌ、Ｇ２・・ナントゲート回路 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 １、一定の周期でリフレッシュ要求信号を発生させる発
   振回路を含むリフレッシュ制御回路と、互いに非同期で
   発生されるメモリアクセス信号と上記リフレッシュ要求
   信号とを受け、先に到来した信号を優先させて受け付け
   る競合回避回路と、この競合回避回路の出力信号により
   そのメモリアクセスが択一的に行われるダイナミック型
   ＲＡＭからなるメモリブロックとを含むことを特徴とす
   る半導体メモリ装置。 ２、上記メモリブロックは、複数ブロックに分割され、
   上記リフレッシュ要求信号は分割された各メモリブロッ
   クに対して発生されるリフレッシュ要求信号の論理和信
   号とされるものであることを特徴とする特許請求の範囲
   第１項記載の半導体メモリ装置。