JPH0325790A - 記憶装置 - Google Patents
記憶装置Info
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- JPH0325790A JPH0325790A JP1161512A JP16151289A JPH0325790A JP H0325790 A JPH0325790 A JP H0325790A JP 1161512 A JP1161512 A JP 1161512A JP 16151289 A JP16151289 A JP 16151289A JP H0325790 A JPH0325790 A JP H0325790A
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- 230000001105 regulatory effect Effects 0.000 abstract 1
- 102100020800 DNA damage-regulated autophagy modulator protein 1 Human genes 0.000 description 9
- 101000931929 Homo sapiens DNA damage-regulated autophagy modulator protein 1 Proteins 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、記憶装置に関し、特にＤＲＡＭで構成する情
報処理装置の記憶装置に関する。
報処理装置の記憶装置に関する。
従来の記憶装置の一例を第４図に示す。図においては，
ＤＲＡＭＩ，リフレッシュアドレスセレクタ２，ＲＡＳ
− ＣＡＳアドレスセレクタ３，アドレスデコーダ４
・．ＤＲＡＭタイミング制御部５，リフレッシュ制御部
６，排他制御部７，ＲＡＳ信号オア回路８，ＣＡＳ信号
ゲート回路Ｇｌ，Ｇ２，Ｇ３，Ｇ４から構成されており
、リード又はライトアクセス要求ａに対してアクセス許
可信号ｂが排他制御部７から出ると、ＤＲＡＭタイミン
グ制御部５によりＲＡＳ信号ｃ，ＣＡＳ信号ｄ，ＲＡＳ
−ＣＡＳアドレス信号ｋを出し、リード又はライトを行
う。又、リフレッシュ制御は、定時間内にＲＡＳアドレ
ス全部に対してＲＡＳ信号だけを出しリフレッシュ制御
を行う。リフレッシュ要求ｆに対してリフレッシュ許可
信号ｇが排他制御部７から出るとリフレッシュ制御部６
からリフレッシュアドレス信号ｈ，ＲＡＳ信号ｉが出て
リフレッシュ制御を行う。又、リフレッシュ制御部６か
らのリフレッシュアドレス信号ｈは、順次アドレスを変
え、リフレ，シュ制御を全ＲＡＳアドレスに対して行う
ようになっている。
ＤＲＡＭＩ，リフレッシュアドレスセレクタ２，ＲＡＳ
− ＣＡＳアドレスセレクタ３，アドレスデコーダ４
・．ＤＲＡＭタイミング制御部５，リフレッシュ制御部
６，排他制御部７，ＲＡＳ信号オア回路８，ＣＡＳ信号
ゲート回路Ｇｌ，Ｇ２，Ｇ３，Ｇ４から構成されており
、リード又はライトアクセス要求ａに対してアクセス許
可信号ｂが排他制御部７から出ると、ＤＲＡＭタイミン
グ制御部５によりＲＡＳ信号ｃ，ＣＡＳ信号ｄ，ＲＡＳ
−ＣＡＳアドレス信号ｋを出し、リード又はライトを行
う。又、リフレッシュ制御は、定時間内にＲＡＳアドレ
ス全部に対してＲＡＳ信号だけを出しリフレッシュ制御
を行う。リフレッシュ要求ｆに対してリフレッシュ許可
信号ｇが排他制御部７から出るとリフレッシュ制御部６
からリフレッシュアドレス信号ｈ，ＲＡＳ信号ｉが出て
リフレッシュ制御を行う。又、リフレッシュ制御部６か
らのリフレッシュアドレス信号ｈは、順次アドレスを変
え、リフレ，シュ制御を全ＲＡＳアドレスに対して行う
ようになっている。
上述した従来の記憶装置においては、リード又は、ライ
トアクセスをしながらリフレッシュ制御を一定時間内に
必ず行う必要が有り、第４図に示すようにリフレッシュ
制御中にリード又は、ライトアクセス要求が出されても
リード又は、ライトアクセスの制御をすることができず
に、リード又はライトアクセスが待たされ、リード又は
ライトアクセスの平均時間を遅らせるという欠点がある
。
トアクセスをしながらリフレッシュ制御を一定時間内に
必ず行う必要が有り、第４図に示すようにリフレッシュ
制御中にリード又は、ライトアクセス要求が出されても
リード又は、ライトアクセスの制御をすることができず
に、リード又はライトアクセスが待たされ、リード又は
ライトアクセスの平均時間を遅らせるという欠点がある
。
本発明の目的は、上述した欠点を最小限とし、リード又
はライトアクセスの平均時間の短い記憶装置を提供する
ことにある。
はライトアクセスの平均時間の短い記憶装置を提供する
ことにある。
本発明の記憶装置は、ダイナミックＲＡＭで構戒する記
憶装置において、リード又はライトのアクセス時に、リ
ード又はライトアクセスしていない前記ダイナミックＲ
ＡＭにリード又はライトアドレスのＲＡＳアドレスＲＡ
Ｓ信号とを出すＲＡＳ信号出力手段と、前記ＲＡＳ信号
出力手段で前記ＲＡＳアドレスをアクセスしたことを記
憶するアクセス記憶手段と、前記アクセス記憶手段をリ
フレッシュ制御アドレス情報で読み出すアクセス情報読
み出し手段と、リフレッシュ制御の必要性を判定する判
定手段と、前記ＲＡＳアドレスでリフレッシュ制御を行
うリフレッシュ制御手段と、リード又はライトアクセス
を行う記憶手段と、リード又はライトアクセスの前記ダ
イナミックＲＡＭを選択するデコード手段とを有して構
成されている． 〔実施例〕 次に、本発明の実施例につき図面を参照して説明する． 第１図は本発明の一実施例のブロック図を示すものであ
る。
憶装置において、リード又はライトのアクセス時に、リ
ード又はライトアクセスしていない前記ダイナミックＲ
ＡＭにリード又はライトアドレスのＲＡＳアドレスＲＡ
Ｓ信号とを出すＲＡＳ信号出力手段と、前記ＲＡＳ信号
出力手段で前記ＲＡＳアドレスをアクセスしたことを記
憶するアクセス記憶手段と、前記アクセス記憶手段をリ
フレッシュ制御アドレス情報で読み出すアクセス情報読
み出し手段と、リフレッシュ制御の必要性を判定する判
定手段と、前記ＲＡＳアドレスでリフレッシュ制御を行
うリフレッシュ制御手段と、リード又はライトアクセス
を行う記憶手段と、リード又はライトアクセスの前記ダ
イナミックＲＡＭを選択するデコード手段とを有して構
成されている． 〔実施例〕 次に、本発明の実施例につき図面を参照して説明する． 第１図は本発明の一実施例のブロック図を示すものであ
る。
図において、記憶手段であるＤＲＡＭＩと、デコード手
段であるアドレスデコーダ４，ＣＡＳ信号ゲート回路Ｇ
ｌ，Ｇ２，Ｇ３，Ｇ４，ＤＲＡＭタイミング制御部５と
、ＲＡＳ信号出力手段であるＲＡＳ信号オア回路８，Ｒ
ＡＳ信号ゲート回路Ｇ６， リフレッシュアドレスセレ
クタ２，ＲＡＳ・ＣＡＳアドレスセレクタ３と、アクセ
ス記憶手段である高速スタテックＲＡＭ （ＳＲＡＭ）
９と、アクセス情報読み出し手段と判定手段であるＳＲ
ＡＭアドレスセレクタ１０，ステージ制御部１１，ゲー
ト回路Ｇ５，Ｇ６，オア回路１２と、リフレッシュ制御
手段であるリフレッシュ制御部６，排他制御部７で構戒
される。この内、ＤＲＡＭ１，リフレッシュアドレスセ
レクタ２，ＲＡＳ・ＣＡＳアドレスセレクタ３，アドレ
スデコーダ４．ＤＲＡＭタイミング制御部５，リフレッ
シュ制御部６，排他制御部７，ＣＡＳ信号ゲート回路Ｇ
ｌ，Ｇ２，Ｇ３，Ｇ４，ＲＡＳ信号オア回路８は、第４
図の従来の実施例と同一であって、リード又は、ライト
アクセス要求ａに対しての動作も従来の技術で説明した
動作と同じである。この動作と同時にアクセス許可信号
ｂにより、ステージ制御部１１にてＳＲＡＭアドレスセ
レクタ１０から高速ＳＲＡＭ９へのアドレスをリード又
はライトアクセスのＲＡＳアドレスにするとともに、高
速ＳＲＡＭ９への“１”の書き込みを行うＳＲＡＭ制御
信号ｍを発生し、高速ＳＲＡＭ９に“１″を書き込む。
段であるアドレスデコーダ４，ＣＡＳ信号ゲート回路Ｇ
ｌ，Ｇ２，Ｇ３，Ｇ４，ＤＲＡＭタイミング制御部５と
、ＲＡＳ信号出力手段であるＲＡＳ信号オア回路８，Ｒ
ＡＳ信号ゲート回路Ｇ６， リフレッシュアドレスセレ
クタ２，ＲＡＳ・ＣＡＳアドレスセレクタ３と、アクセ
ス記憶手段である高速スタテックＲＡＭ （ＳＲＡＭ）
９と、アクセス情報読み出し手段と判定手段であるＳＲ
ＡＭアドレスセレクタ１０，ステージ制御部１１，ゲー
ト回路Ｇ５，Ｇ６，オア回路１２と、リフレッシュ制御
手段であるリフレッシュ制御部６，排他制御部７で構戒
される。この内、ＤＲＡＭ１，リフレッシュアドレスセ
レクタ２，ＲＡＳ・ＣＡＳアドレスセレクタ３，アドレ
スデコーダ４．ＤＲＡＭタイミング制御部５，リフレッ
シュ制御部６，排他制御部７，ＣＡＳ信号ゲート回路Ｇ
ｌ，Ｇ２，Ｇ３，Ｇ４，ＲＡＳ信号オア回路８は、第４
図の従来の実施例と同一であって、リード又は、ライト
アクセス要求ａに対しての動作も従来の技術で説明した
動作と同じである。この動作と同時にアクセス許可信号
ｂにより、ステージ制御部１１にてＳＲＡＭアドレスセ
レクタ１０から高速ＳＲＡＭ９へのアドレスをリード又
はライトアクセスのＲＡＳアドレスにするとともに、高
速ＳＲＡＭ９への“１”の書き込みを行うＳＲＡＭ制御
信号ｍを発生し、高速ＳＲＡＭ９に“１″を書き込む。
リフレッシュ制御時は、リフレッシュ制御部６からステ
ージ制御部１１のリフレッシュ要求ｆにより、ステージ
制御部１１によりＳＲＡＭアドレスセレクタ１０から高
速ＳＲＡＭ９へのアドレスｒをリフレッシュ制御部６か
らのリフレッシュをしようとするＲＡＳアドレスにする
とともに、高速ＳＲＡＭ９から読み出し、すぐに同じＲ
ＡＳアドレスに“０”の書き込みを行うＳＲＡＭ制御信
号ｍを発生する。この時、高速ＳＲＡＭ９からの読み出
し情報ｎが″０″ならば、そのＲＡＳアドレスは、リフ
レッシュ制御の規定時間内にリフレッシュ制御，リード
又は、ライトアクセスが行われていないことになり、ス
テージ制御部１１にてリフレッシュイネーブル信号ｐを
出す。さらに、リフレッシュ要求ｆとリフレッシュイネ
ーブル信号ｐによりゲート回路Ｇ５からリフレッシュ要
求ｆ′が排他制御部７に送られる。リフレッシュ要求ｆ
′に対して排他制御部７からのリフレッシュ許可信号ｇ
が出ると、リフレッシュ制御部６により、従来の技術と
同様にＤＲＡＭＩに対してリフレ，シュ制御を行われる
。又、高速ＳＲＡＭ９からの読み出し゜情報ｎが“１″
ならば、そのＲＡＳアドレスは、リフレッシュ制御の規
定時間内にリフレッシュ制御，リード又はライトアクセ
スが行われていることになりリフレッシュ制御は不要で
あり、ステージ制御部１１にてオア回路１２を通してリ
フレッシュ制御部６ヘリフレッシュシーケンス終了信号
ｑを送り、リフレッシュ制御部６からのリフレッシュ要
求ｆを止め、排他制御部７へのリフレッシュ要求ｆ′を
出させない。以上の様に最小必要なＲＡＳアドレスのリ
フレッシュ制御を行う。又、高速ＳＲＡＭ９の制御サイ
クルは、ＤＲＡＭの制御サイクルに３回以上入るもので
構戊する必要が有る。又、ＳＲＡＭアドレスセレクタ１
０のアドレスは、リード又はライトアドレスの下位ビッ
ト側からＲＡＳアドレスに接続する。
ージ制御部１１のリフレッシュ要求ｆにより、ステージ
制御部１１によりＳＲＡＭアドレスセレクタ１０から高
速ＳＲＡＭ９へのアドレスｒをリフレッシュ制御部６か
らのリフレッシュをしようとするＲＡＳアドレスにする
とともに、高速ＳＲＡＭ９から読み出し、すぐに同じＲ
ＡＳアドレスに“０”の書き込みを行うＳＲＡＭ制御信
号ｍを発生する。この時、高速ＳＲＡＭ９からの読み出
し情報ｎが″０″ならば、そのＲＡＳアドレスは、リフ
レッシュ制御の規定時間内にリフレッシュ制御，リード
又は、ライトアクセスが行われていないことになり、ス
テージ制御部１１にてリフレッシュイネーブル信号ｐを
出す。さらに、リフレッシュ要求ｆとリフレッシュイネ
ーブル信号ｐによりゲート回路Ｇ５からリフレッシュ要
求ｆ′が排他制御部７に送られる。リフレッシュ要求ｆ
′に対して排他制御部７からのリフレッシュ許可信号ｇ
が出ると、リフレッシュ制御部６により、従来の技術と
同様にＤＲＡＭＩに対してリフレ，シュ制御を行われる
。又、高速ＳＲＡＭ９からの読み出し゜情報ｎが“１″
ならば、そのＲＡＳアドレスは、リフレッシュ制御の規
定時間内にリフレッシュ制御，リード又はライトアクセ
スが行われていることになりリフレッシュ制御は不要で
あり、ステージ制御部１１にてオア回路１２を通してリ
フレッシュ制御部６ヘリフレッシュシーケンス終了信号
ｑを送り、リフレッシュ制御部６からのリフレッシュ要
求ｆを止め、排他制御部７へのリフレッシュ要求ｆ′を
出させない。以上の様に最小必要なＲＡＳアドレスのリ
フレッシュ制御を行う。又、高速ＳＲＡＭ９の制御サイ
クルは、ＤＲＡＭの制御サイクルに３回以上入るもので
構戊する必要が有る。又、ＳＲＡＭアドレスセレクタ１
０のアドレスは、リード又はライトアドレスの下位ビッ
ト側からＲＡＳアドレスに接続する。
一般に、本発明の記憶装置は、情報処理装置でのＣＰＵ
の記憶装置として使え、プログラム等の連続したアドレ
ス空間ブロックや、ダイレクトメモリアクセス（ＤＭＡ
）での連続したアドレス空間ブロックのデータ転送での
記憶装置として使う．又、リフレ，シュ制御の規定時間
に対して前記ＣＰＵやＤＭＡでのリード又はライトアク
セスは複数回入る．その為、本発明の記憶装置ではリフ
レッシュ制御を行わなくても良いＲＡＳアドレス空間が
多数存在でき、前記の従来の例の場合に比較してリード
又はライトアクセスを遅らせることの少ない高速の記憶
装置を得ることができ、本発明の目的を達或することが
できる。
の記憶装置として使え、プログラム等の連続したアドレ
ス空間ブロックや、ダイレクトメモリアクセス（ＤＭＡ
）での連続したアドレス空間ブロックのデータ転送での
記憶装置として使う．又、リフレ，シュ制御の規定時間
に対して前記ＣＰＵやＤＭＡでのリード又はライトアク
セスは複数回入る．その為、本発明の記憶装置ではリフ
レッシュ制御を行わなくても良いＲＡＳアドレス空間が
多数存在でき、前記の従来の例の場合に比較してリード
又はライトアクセスを遅らせることの少ない高速の記憶
装置を得ることができ、本発明の目的を達或することが
できる。
なお、本発明の第１図のブロック図では、ＤＲＡＭＩの
ブロックを４つで構成しているが、１ブロック以上であ
れば本発明の効果は得られる。又、高速ＳＲＡＭ９のデ
ータが“０”１″逆でも構成することができる。
ブロックを４つで構成しているが、１ブロック以上であ
れば本発明の効果は得られる。又、高速ＳＲＡＭ９のデ
ータが“０”１″逆でも構成することができる。
以上説明したように、本発明は、リフレッシュ制御での
遅れの少ない高速なリード又は、ライトアクセスを行え
るという効果がある。
遅れの少ない高速なリード又は、ライトアクセスを行え
るという効果がある。
第１図は本発明の一実施例のブロック図、第２図は本発
明のタイムチャート図、第３図は従来の記憶装置のタイ
ムチャート図、第４図は従来の記憶装置のブロック図で
ある。 １・・・・・・ＤＲＡＭ，２・・・・・・リフレッシュ
アドレスセレクタ、３・・・・・・ＲＡＳ − ＣＡＳ
アドレスセレクタ、４・・・・・・アドレスデコーダ、
５・・・・・・ＤＲＡＭタイミング制御部、６・・・・
・・リフレッシュ制御部、７・・・・・・排他制御部、
８・・・・・・ＲＡＳ信号オア回路、９・・・・・・高
速ＳＲＡＭ，１ ０・・・・・・ＳＲＡＭアドレスセレ
クタ、１１・・・・・・ステージ制御部、１２・・・・
・・オア回路、Ｇｌ〜Ｇ４・・・・・・ＣＡＳゲート回
路、Ｇ５，Ｇ６・・・・・・ゲート回路、ａ・・・・・
・アクセス要求、ｂ・・・・・・アクセス許可信号、Ｃ
・・・・・・ＲＳＡ信号、ｄ・・・・・・ＣＡＳ信号、
ｅ・・・・・・ＲＡＳ−ＣＡＳアドレス切替信号、ｆ・
・・・・・リフレッシュ要求、ｇ・・・・・・リフレッ
シュ許可信号、ｈ・・・・・・リフレッシュアドレス信
号、ｉ・・・・・・ＲＡＳ信号、ｊ・・・・・・ＲＡＳ
− ＣＡＳアドレス信号、ｋ・・・・・・ＲＡＳ −
ＣＡＳアドレスＭ号、ｌ・・・・・・ＳＲＡＭアドレ
スセレクト信号、ｍ・・・・・・ＳＲＡＭ制御信号、ｎ
・・・・・・読み出し情報、ｐ・・・・・・リフレッシ
ュイネーブル信号、ｑ・・・・・・リフレッシュシーケ
ンス終了信号 ｆ ｌ・・・・・・リフレッシュ要求。
明のタイムチャート図、第３図は従来の記憶装置のタイ
ムチャート図、第４図は従来の記憶装置のブロック図で
ある。 １・・・・・・ＤＲＡＭ，２・・・・・・リフレッシュ
アドレスセレクタ、３・・・・・・ＲＡＳ − ＣＡＳ
アドレスセレクタ、４・・・・・・アドレスデコーダ、
５・・・・・・ＤＲＡＭタイミング制御部、６・・・・
・・リフレッシュ制御部、７・・・・・・排他制御部、
８・・・・・・ＲＡＳ信号オア回路、９・・・・・・高
速ＳＲＡＭ，１ ０・・・・・・ＳＲＡＭアドレスセレ
クタ、１１・・・・・・ステージ制御部、１２・・・・
・・オア回路、Ｇｌ〜Ｇ４・・・・・・ＣＡＳゲート回
路、Ｇ５，Ｇ６・・・・・・ゲート回路、ａ・・・・・
・アクセス要求、ｂ・・・・・・アクセス許可信号、Ｃ
・・・・・・ＲＳＡ信号、ｄ・・・・・・ＣＡＳ信号、
ｅ・・・・・・ＲＡＳ−ＣＡＳアドレス切替信号、ｆ・
・・・・・リフレッシュ要求、ｇ・・・・・・リフレッ
シュ許可信号、ｈ・・・・・・リフレッシュアドレス信
号、ｉ・・・・・・ＲＡＳ信号、ｊ・・・・・・ＲＡＳ
− ＣＡＳアドレス信号、ｋ・・・・・・ＲＡＳ −
ＣＡＳアドレスＭ号、ｌ・・・・・・ＳＲＡＭアドレ
スセレクト信号、ｍ・・・・・・ＳＲＡＭ制御信号、ｎ
・・・・・・読み出し情報、ｐ・・・・・・リフレッシ
ュイネーブル信号、ｑ・・・・・・リフレッシュシーケ
ンス終了信号 ｆ ｌ・・・・・・リフレッシュ要求。
Claims (1)
- ダイナミックＲＡＭで構成する記憶装置において、リー
ド又はライトのアクセス時に、リード又はライトアクセ
スしていない前記ダイナミックＲＡＭにリード又はライ
トアドレスのＲＡＳアドレスＲＡＳ信号とを出すＲＡＳ
信号出力手段と、前記ＲＡＳ信号出力手段で前記ＲＡＳ
アドレスをアクセスしたことを記憶するアクセス記憶手
段と、前記アクセス記憶手段をリフレッシュ制御アドレ
ス情報で読み出すアクセス情報読み出し手段と、リフレ
ッシュ制御の必要性を判定する判定手段と、前記ＲＡＳ
アドレスでリフレッシュ制御を行うリフレッシュ制御手
段と、リード又はライトアクセスを行う記憶手段と、リ
ード又はライトアクセスの前記ダイナミックＲＡＭを選
択するデコード手段とを有することを特徴とする記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161512A JPH0325790A (ja) | 1989-06-23 | 1989-06-23 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161512A JPH0325790A (ja) | 1989-06-23 | 1989-06-23 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0325790A true JPH0325790A (ja) | 1991-02-04 |
Family
ID=15736473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161512A Pending JPH0325790A (ja) | 1989-06-23 | 1989-06-23 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0325790A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04287261A (ja) * | 1991-03-18 | 1992-10-12 | Hitachi Ltd | データ転送制御装置および磁気ディスク制御装置 |
-
1989
- 1989-06-23 JP JP1161512A patent/JPH0325790A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04287261A (ja) * | 1991-03-18 | 1992-10-12 | Hitachi Ltd | データ転送制御装置および磁気ディスク制御装置 |
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