JPH04287251A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はブロック転送機能を有す
るデータ処理装置に接続されるメモリ装置に関する。

【０００２】

【従来の技術】近年、コンピュータの進歩とともに大容
量，高速，低コストなメモリの要求がますます高まって
いる。そのなかで大容量メモリを必要とする分野では、
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ
と称す）が主に使用されているが、スピードの点、とく
にサイクル時間に関しては不十分なところがある。これ
に対してスタティックランダムアクセクメモリ（以下、
ＳＲＡＭと称す）は、最小サイクル時間とアクセス時間
が等しいので、ＤＲＡＭの不十分なスピードを解決でき
るが、現状ではＤＲＡＭが低コスト化と大容量化の面で
ＳＲＡＭに勝っており、主記憶装置をＳＲＡＭだけで構
成するまでに至っていない。

【０００３】高速コンピュータの分野では、中央処理装
置（以下、ＣＰＵと称す）と主記憶装置の間に高速なＳ
ＲＡＭを用いたキャッシュメモリを設けてスピードを改
善しているが、そのシステムは高価なものになっている
。このような状況のもとで、できるだけ低コストで、デ
ータ処理装置のアクセスに対するメモリ装置の応答速度
を速める装置が考案されている。

【０００４】以下、従来のメモリ装置の一例について図
面を参照しながら説明する。図６は従来のメモリ装置の
構成をブロック図で示す。この例ではニプルモードのＤ
ＲＡＭを使用して２バンク構成のメモリ装置を構成した
ものである。ニプルモードのＤＲＡＭでは、一組の行ア
ドレスおよび列アドレスに対して最大４ビット（ニプル
）のデータにアクセスできる。図において、１２はメモ
リ装置のアドレスバス、１３はメモリ装置のデータバス
、２３はバンク０またはバンク１のデータを選択するセ
レクタ、２４はバンク０のＤＲＡＭ、２５はバンク１の
ＤＲＡＭ、２６はバンク０のＤＲＡＭ２４からのデータ
をホールドするラッチ、２７はＤＲＡＭ２４の列アドレ
スをラッチするためのＣＡＳ０信号、２８はＤＲＡＭ２
５の列アドレスをラッチするためのＣＡＳ１信号、２９
はＤＲＡＭ２４およびＤＲＡＭ２５の行アドレスをラッ
チするためのＲＡＳ信号、３０はバンク切り替え信号で
ある。

【０００５】上記の構成要素の相互関係と動作を説明す
る。図７は上記従来例の読み出し動作をタイミングチャ
ートで示す。まず、メモリコントローラ４から選択され
たメモリ装置に行アドレスが送られる。ＤＲＡＭ２４，
ＤＲＡＭ２５がセットアップしたら、ＲＡＳ信号２９を
ローレベルにしてアクセスを開始する。行アドレスが所
定のホールド時間を経過すると、データ処理装置１１か
ら列アドレスが送られ、つぎに、ＣＡＳ０信号２７，Ｃ
ＡＳ１信号２８をローレベルにする。以上の動作でコン
トローラ４からのアドレスをラッチし、ＤＲＡＭ内での
アクセスが開始される。このとき、バンク０，バンク１
とも同時にアクセスが開始されるが、最初、メモリコン
トローラ４がバンク切り替え信号３０をローレベルにす
ることでセレクタ２３にバンク０のデータを選択させる
。バンク０が有効になると、ＣＡＳ０信号２７をハイレ
ベルにしてバンク０のＤＲＡＭ２４をニプルモードにす
ることができる。バンク０のデータがデータバス１３上
に現れると、メモリコントローラ４はバンク切り替え信
号３０をハイレベルにすることでセレクタ２３にバンク
１のデータを選択させる。バンク１のＤＲＡＭ２５はバ
ンク０のＤＲＡＭ２４と同時にアクセスされていたので
、バンク１のデータは有効であり、データ処理装置１１
に送られる。データ処理装置１１がバンク１のデータを
受け取ると、ＣＡＳ１信号２８はハイレベルになってバ
ンク１のＤＲＡＭ２５をプリチャージし、ニプルモード
に入る。このとき、バンク切り替え信号３０もローレベ
ルになってバンク０のデータの受入態勢に入る。データ
処理装置１１がつぎのデータを受け入れる体制が整って
、セレクタ２３によりバンク０が選択されると、バンク
０のＤＲＡＭ２４はニプルモードでアクセスしたデータ
をデータバス上に出力する。

【０００６】バンク０の読みだしが終わると、セレクタ
２３によりバンク１が選択される。このとき、バンク１
はすでにニプルモードのアクセスを完了しており、デー
タをデータバス１３に出力する。このようにしてデータ
転送が１サイクル終了し、メモリコントローラ４はつぎ
のサイクルのためにＲＡＳ信号２９，ＣＡＳ０信号２７
，ＣＡＳ１信号２８をプリチャージする。

【０００７】書き込みサイクルではＤラッチ２６を用い
、バンク０のデータを受けてバンク０のＤＲＡＭ２４が
まだアクセスできないときに、データをホールドする。 バンク１のデータもデータバス１３上に出力されるとＣ
ＡＳ０信号２７，ＣＡＳ１信号２８を同時にローレベル
にすることによりバンク０、バンク１同時にデータを書
き込む。

【０００８】

【発明が解決しようとする課題】このような従来のメモ
リ装置では、メモリを２バンクに分け、バンク０とバン
ク１から交互にデータを読み書きすることにより、プリ
チャージ時間をかせぐとともに、ブロック転送時のサイ
クル時間を改善していた。しかし、同一のページ内での
アクセスでしかサイクル時間の改善がなく、隣接するペ
ージを連続アクセスする場合には、新たに行アドレスを
出力しなければならないので、高速化の障害となってい
た。

【０００９】本発明は上記の課題を解決するもので、隣
接するページのデータを新たに行アドレスを与えること
なく、高速に書き込み読み出しできるメモリ装置を提供
することを目的とする。

【００１０】

【課題を解決するための手段】本発明は上記の目的を達
成するために、ブロック転送機能を有するデータ処理装
置から出力されるアドレスに従ってデータを出力するメ
モリ装置において、上位アドレスが等しいＭ語で構成さ
れる同一ページ内の先頭からＮ語は高速なスタティック
ランダムアクセスメモリで構成され、残りの（Ｍ−Ｎ）
語がダイナミックランダムアクセスメモリで構成される
メモリの集合と、第１のブロック転送アクセスサイクル
で与えられたアドレスから上位アドレス方向または下位
アドレス方向に連続する第２のブロック転送アクセスサ
イクルのアドレスを予測するアドレス予測手段と、前記
アドレス予測手段から出力されたアドレスが前記データ
処理装置によって出力されているアドレスと等しいかど
うかを判定するアドレス比較手段と、予測したアドレス
が前記データ処理装置から出力されているアドレスと一
致するか一致しないかにより、前記比較結果で先頭のＮ
語を前記スタティックランダムアクセスメモリまたは前
記ダイナミックランダムアクセスメモリのいづれかから
選択するデータ選択手段を設け、連続したページをアク
セスするときに、先頭からＮ語を高速なスタティックラ
ンダムアクセスメモリから転送するようにしたメモリ装
置とする。

【００１１】

【作用】本発明は上記の構成において、ＳＲＡＭがペー
ジの先頭からＮ語までのデータを記憶し、ＤＲＡＭがそ
の残りのデータを記憶し、アドレス予測手段が次のデー
タ転送サイクルにおける隣接ページのアドレスを予測し
、アドレス比較手段が予測アドレスとデータ処理装置の
指示するアドレスを比較し、データ選択手段が前記比較
の結果でＳＲＡＭまたはＤＲＡＭのデータを選択し、比
較して一致するときに隣接する上位または下位のページ
の先頭からＮ語をＳＲＡＭから選択し、ページの残りの
語をＤＲＡＭから選択して読み出し書き込みを行う。

【００１２】

【実施例】（実施例１）以下、本発明の第１の実施例の
メモリ装置について図１，図２および図３を参照しなが
ら説明する。図１は本発明の第１の一実施例のメモリ装
置の構成をブロック図で示す。図において、１は主記憶
装置を構成するＤＲＡＭ，２は主記憶の各ページの先頭
語で構成したＳＲＡＭ、３はＤＲＡＭ１に行アドレス（
ページアドレス）と列アドレスの時分割でアドレスを与
えるためのアドレスマルチプレクサ、４はＤＲＡＭ１の
読み書きなどのタイミングを制御する信号を出力するメ
モリコントローラ、５は第１のブロック転送サイクルで
与えられた行アドレス（ページアドレス）に１を加える
アップカウンタ、６は第１のブロック転送サイクルで与
えられた行アドレス（ページアドＲＳＵ）から１を減じ
るダウンカウンタ、７は第２の転送サイクルで与えられ
た行アドレス（ページアドレス）が第１のブロック転送
サイクルで与えられた行アドレス（ページアドレス）か
ら上位側の隣接する行アドレス（ページアドレス）であ
るかどうかを判定する第１のアドレス比較器、８は第２
のブロック転送サイクルで与えられた行アドレス（ペー
ジアドレス）が第１のブロック転送サイクルで与えられ
た行アドレス（ページアドレス）から下位側の隣接する
ページアドレスであるかどうかを判定する第２のアドレ
ス比較器、９は先頭語をＳＲＡＭに読み書きするタイミ
ング信号を出力する有効信号発生装置、１０はアドレス
デコーダ、１１はブロック転送機能を有するデータ処理
装置である。

【００１３】この実施例ではデータ処理装置１１から出
力されるアドレスのうち、Ａ２０〜Ａ１がメモリ装置に
接続され、データ処理装置１１がアクセスする主記憶は
１Ｍバイトとし、データ幅は１６ビット（１語）とする
。また、使用するＤＲＡＭはニプルモードＤＲＡＭとし
、ページの先頭語をＳＲＡＭで構成した（すなわち、Ｎ
＝１）場合について説明する。図２は上記のメモリ装置
のメモリ構成をメモリマップで示す。一般にＤＲＡＭは
アドレスを時分割に与えてアクセスする。たとえば、１
ＭワードのＤＲＡＭであれば必要な２０ビットのアドレ
スをマルチプレックスして最初の１０ビットを行アドレ
スとして与え、つぎに残りの１０ビットを列のアドレス
として与える。行アドレスで与えられるメモリ空間をペ
ージと言い、ここではページアドレスはＡ２０〜Ａ１１
で与えられるので、１ページあたり１Ｋバイトのページ
が１Ｋページ存在する。また、Ｎ＝１としているので、
各ページの先頭語はＳＲＡＭに配置され、残りの語はＤ
ＲＡＭに配置される。したがって、ＳＲＡＭで構成する
部分は１６Ｋビット（２Ｋバイト）で済む。

【００１４】上記の構成要素の相互関係と動作について
説明する。まず、読み出しサイクルのアドレスが出力さ
れる（ページの先頭アドレスではないとする）。このと
き、まず、アドレスマルチプレクサ３によりＤＲＡＭ１
に行アドレス（ページアドレス）が与えられる。アドレ
ス比較器７にはページアドレスアップカウンタ５により
行アドレス（ページアドレス）に１を加えたアドレスが
与えら、また、アドレス比較器８にはページアドレスダ
ウンカウンタ６により行アドレス（ページアドレスから
１を減じたアドレスが与えられる。ＤＲＡＭ１がセット
アップしたら、アドレスマルチプレクサ３によりＤＲＡ
Ｍ１に行アドレスが与えられる。つぎに、メモリコント
ローラ４によりＤＲＡＭ１にＣＡＳ信号３１が与えられ
、ＣＡＳ信号３１をトグル動作させることにより連続し
た列アドレスをＤＲＡＭ内で発生する。このようにして
同一ページ内の連続アクセクが可能となる。

【００１５】ここで、同一ページをアクセスしているか
ぎり、行アドレス（ページアドレス）は変わらないので
アドレス比較器７およびアドレス比較器８からの一致信
号は偽（ハイレベル）となっている。データ処理装置１
１から第２サイクルのアドレスが出力され、行アドレス
（ページアドレス）が第１のサイクルの行アドレス（ペ
ージアドレス）に隣接する行アドレス（ページアドレス
）であった場合、アドレス比較器７またはアドレス比較
器８は一致信号を真（ローレベル）とする。たとえば、
第２サイクルの行アドレス（ページアドレス）が第１の
サイクルの行アドレス（ページアドレス）より上位側に
隣接する行アドレス（ページアドレス）であった場合は
、アドレス比較器７から一致信号が出力され、また、下
位側の隣接する行アドレス（ページアドレス）であった
場合には、アドレス比較器８から一致信号が出力される
。このように有効信号発生装置９はアドレス比較器７ま
たはアドレス比較器８からの一致信号を受け、アドレス
デコーダ１０に対し、有効信号を出力する。その結果、
アドレスデコーダ１０はデコードを行い、ＳＲＡＭ２に
チップセレクト信号を送る。つぎに、データ処理装置１
１からリード信号がＳＲＡＭに与えられると、ＳＲＡＭ
２はデータ（先頭語）をデータバス１３上に出力する。 有効信号は先頭語を出力するのに必要な時間を経過後、
偽（ハイレベル）となり、その後の語はＤＲＡＭ１から
読み出される。

【００１６】図３は本発明の第１の実施例のメモリ装置
の動作をタイミングチャートで示す。図におて、横右方
向は時間経過を示し、縦方向には信号の動きを示す。ま
ず、読み出しサイクルにおいて、データ処理装置１１か
らブロック転送アドレスが出力され、メモリコントロー
ラ４により行アドレスがＤＲＡＭ１に与えられる。この
とき、行アドレスとページアドレスアップカウンタ６で
与えられる行アドレスが比較される。その結果が一致し
ていないとすると、有効信号は偽（ハイレベル）のまま
であり、メモリコントローラ４はＲＡＳ信号２９をロー
レベルにしてＤＲＡＭ１に対するアクセスを開始する。 行アドレスがホールド時間を経過すると、メモリコント
ローラ４により列アドレスがＤＲＡＭ１に与えられ、そ
の後、ＣＡＳ信号３１をローレベルにする。こうしてメ
モリコントローラ４からのアドレスをラッチしＤＲＡＭ
１内でのアクセスが開始される。アクセス時間が経過し
ＤＲＡＭ１からの読み出しデータがデータバス１３上に
現れると、ＣＡＳ信号３１をハイレベルにしてつぎのニ
プルモードアクセスに備える。ＣＡＳホールド時間経過
後、再びＣＡＳ信号３１をローレベルにして、ニプルモ
ードアクセスを開始する。一回のブロック転送で４語が
転送されるので、ＣＡＳ信号３１を４サイクルトグル動
作させることによりＤＲＡＭ１から語０，語１，語２，
語３の４語が連続して読み出される。つぎに、データ処
理装置１１から第２のブロック転送アドレスが出力され
、メモリコントローラ４により行アドレスがＤＲＡＭ１
に与えられる。このとき行アドレスが前回の転送サイク
ルで与えられた行アドレスより上位側の隣接するページ
の行アドレスに等しい場合、比較器７より一致信号が有
効信号発生装置９に送られ、その結果、有効信号はロー
レベルになる。したがって、アドレスデコーダ１０は有
効信号を受け、ＳＲＡＭ２にチップセレクト信号を与え
ることにより、第２の転送サイクルの先頭語がＳＲＡＭ
２から読み出されるように、ＳＲＡＭ２に対するアクセ
スが開始される。そののち、ＳＲＡＭ２にリード信号が
あたえられ、アクセス時間が経過すると、データバス１
３上にデータが現れる。このとき同時に、ＤＲＡＭ１へ
のＲＡＳ信号２９はローレベルになり、先頭語以降の語
を読み出す準備が行われる。ＳＲＡＭ２はＤＲＡＭ１よ
りアクセス時間が速いので、第１の転送サイクルの場合
よりも速く先頭語がデータバス上に現れる。ＳＲＡＭ２
から先頭語が読み出された後、ＳＲＡＭ２のチップセレ
クト信号をハイレベルにする。また、ＤＲＡＭ１へのＣ
ＡＳ信号３１をローレベルにして、第２語を読み出す準
備をする。そののち、第１の転送サイクルの場合と同じ
ように、ＣＡＳ信号３１を３サイクルトグル動作させる
ことにより、ＤＲＡＭ１から語１，語２，語３の３語が
連続して読み出される。書き込みサイクルにおいても、
ライト信号をローレベルにすることが異なるだけで、読
み出しサイクルと全く同様のシーケンスでデータの書き
込みが行われる。

【００１７】（実施例２）つぎに、本発明の第２の実施
例のメモリ装置について図面を参照しながら説明する。 図４は本発明の第２の実施例のメモリ装置の構成をブロ
ック図で示す。図において、第１の実施例におけるＤＲ
ＡＭ１をバンク０とバンク１とに分け、先頭語以降の語
をバンク０とバンク１から交互に読み書きすることで、
さらにサイクル時間を短縮することができる。

【００１８】図５は本発明の第２の実施例のメモリ装置
の動作をタイミングチャートで示す。データ処理装置１
１が隣接するページに連続してアクセスするとき、第１
の実施例で示したように、第２のアクセスサイクルの先
頭語はＳＲＡＭ２から転送されるが、ＣＡＳ０信号２７
とＣＡＳ１信号２８を交互にトグル動作させてＣＡＳプ
リチャージ時間をかせぐとともに、先頭語以降の語の読
み出しを高速化している。

【００１９】以上のように本発明の実施例によれば、メ
モリ装置の各ページの先頭語を高速なＳＲＡＭで構成し
、残りの語をＤＲＡＭで構成するとともに、第１のブロ
ック転送アクセスサイクルで与えられたアドレスから上
位アドレス方向または下位アドレス方向に連続した第２
のブロック転送アクセスサイクルのアドレスを予測する
手段を備えることにより、先頭語をＳＲＡＭから読み出
すことができるように構成した。したがって、隣接する
ページを連続アクセスする場合には、サイクル時間を大
幅に改善することができる。

【００２０】

【発明の効果】以上の実施例から明かなように、本発明
はブロック転送機能を有するデータ処理装置から出力さ
れるアドレスに従ってデータを出力するメモリ装置にお
いて、上位アドレスが等しいＭ語で構成される同一ペー
ジ内の先頭からＮ語は高速なスタティックランダムアク
セスメモリで構成され、残りの（Ｍ−Ｎ）語がダイナミ
ックランダムアクセスメモリで構成されるメモリの集合
と、第１のブロック転送アクセスサイクルで与えられた
アドレスから上位アドレス方向または下位アドレス方向
に連続する第２のブロック転送アクセスサイクルのアド
レスを予測するアドレス予測手段と、前記アドレス予測
手段から出力されたアドレスが前記データ処理装置によ
って出力されているアドレスと等しいかどうかを判定す
るアドレス比較手段と、予測したアドレスが前記データ
処理装置から出力されているアドレスと一致するか一致
しないかにより、前記比較結果で先頭のＮ語を前記スタ
ティックランダムアクセスメモリまたは前記ダイナミッ
クランダムアクセスメモリのいづれかから選択するデー
タ選択手段を設け、連続したページをアクセスするとき
に、先頭からＮ語を高速なスタティックランダムアクセ
スメモリから転送するようにしたメモリ装置とすること
により、隣接するページの先頭からＮ語を連続して高速
にＳＲＡＭから読みだし書き込んで転送できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のメモリ装置の構成を示
すブロック図

【図２】本発明の第１の実施例のメモリ装置におけるメ
モリ空間の構成を示すメモリマップ

【図３】本発明の第１の実施例のメモリ装置の動作を示
すタイミングチャート

【図４】本発明の第２の実施例のメモリ装置の構成を示
すブロック図

【図５】本発明の第２の実施例のメモリ装置の動作を示
すタイミングチャート

【図６】従来のメモリ装置の構成を示すブロック図

【図
７】従来のメモリ装置の動作を示すタイミングチャート

【符号の説明】

１　　ＤＲＡＭ ２　　ＳＲＡＭ ４　　メモリコントローラ ５　　アップカウンタ（アドレス予測手段）６　　ダウ
ンカウンタ（アドレス予測手段）７　　第１のアドレス
比較器（アドレス比較手段）８　　第２のアドレス比較
器（アドレス比較手段）９　　有効信号発生装置（デー
タ選択手段）１０　　アドレスデコーダ（データ選択手
段）１１　　データ処理装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】ブロック転送機能を有するデータ処理装置
   から出力されるアドレスに従ってデータを出力するメモ
   リ装置において、上位アドレスが等しいＭ語で構成され
   る同一ページ内の先頭からＮ語は高速なスタティックラ
   ンダムアクセスメモリで構成され、残りの（Ｍ−Ｎ）語
   がダイナミックランダムアクセスメモリで構成されるメ
   モリの集合と、第１のブロック転送アクセスサイクルで
   与えられたアドレスから上位アドレス方向または下位ア
   ドレス方向に連続する第２のブロック転送アクセスサイ
   クルのアドレスを予測するアドレス予測手段と、前記ア
   ドレス予測手段から出力されたアドレスが前記データ処
   理装置によって出力されているアドレスと等しいかどう
   かを判定するアドレス比較手段と、予測したアドレスが
   前記データ処理装置から出力されているアドレスと一致
   するか一致しないかにより、前記比較結果で先頭のＮ語
   を前記スタティックランダムアクセスメモリまたは前記
   ダイナミックランダムアクセスメモリのいづれかから選
   択するデータ選択手段を設け、連続したページをアクセ
   スするときに、先頭からＮ語を高速なスタティックラン
   ダムアクセスメモリから転送するようにしたメモリ装置
   。
2. 【請求項２】アドレス予測手段で予測するアドレスが、
   第２のブロック転送アクセスサイクルで与えられたペー
   ジアドレスに１を加えた値とする手段と、１を減じた値
   とする手段とを備えた請求項１記載のメモリ装置。