JPH05210569A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH05210569A JPH05210569A JP810592A JP810592A JPH05210569A JP H05210569 A JPH05210569 A JP H05210569A JP 810592 A JP810592 A JP 810592A JP 810592 A JP810592 A JP 810592A JP H05210569 A JPH05210569 A JP H05210569A
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- microprocessor
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Abstract
(57)【要約】
【目的】ＡＤＳ信号とＲＡＳまたはＣＡＳ信号を出力す
る時間間隔を短くし主記憶部に対するアクセススピード
を向上させる。 【構成】マイクロプロセッサ１Ａ内にアドレスを出力す
るバスユニット１３からの出力と現在バスユニットから
出力されるアドレスの次に出力されるべきアドレスを出
力するプリフェッチデコードユニット１２の出力とを入
力とする比較器１１を設ける。これら両ユニットからの
出力の内で行アドレスを互いに比較して一致したときペ
ージヒット信号をアドレスデコーダ２２に出力しＣＡＳ
要求信号を制御信号生成部２４に出力させ、アドレスバ
ス４からアドレスデコーダ２２によって列アドレスを読
み出して制御信号生成部２４に出力させる。比較器１１
からページヒット信号が出力されないときには、アドレ
スデコーダ２２によりＲＡＳ要求信号、行アドレス、Ｃ
ＡＳ要求信号、列アドレスをこの順に制御信号生成部２
４より出力させる。
る時間間隔を短くし主記憶部に対するアクセススピード
を向上させる。 【構成】マイクロプロセッサ１Ａ内にアドレスを出力す
るバスユニット１３からの出力と現在バスユニットから
出力されるアドレスの次に出力されるべきアドレスを出
力するプリフェッチデコードユニット１２の出力とを入
力とする比較器１１を設ける。これら両ユニットからの
出力の内で行アドレスを互いに比較して一致したときペ
ージヒット信号をアドレスデコーダ２２に出力しＣＡＳ
要求信号を制御信号生成部２４に出力させ、アドレスバ
ス４からアドレスデコーダ２２によって列アドレスを読
み出して制御信号生成部２４に出力させる。比較器１１
からページヒット信号が出力されないときには、アドレ
スデコーダ２２によりＲＡＳ要求信号、行アドレス、Ｃ
ＡＳ要求信号、列アドレスをこの順に制御信号生成部２
４より出力させる。
Description
【０００１】
【産業上の利用分野】本発明はメモリ制御装置に関し、
特にマイクロプロセッサなどに接続された主記憶部を構
成するＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）にマイクロプロセッサの命令に基いてデータを記憶
させるとき、あるいは、このＤＲＡＭ内に記憶されてい
るデータを読み出すとき、データのアドレスを指定する
制御を行うメモリ制御装置に関する。
特にマイクロプロセッサなどに接続された主記憶部を構
成するＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）にマイクロプロセッサの命令に基いてデータを記憶
させるとき、あるいは、このＤＲＡＭ内に記憶されてい
るデータを読み出すとき、データのアドレスを指定する
制御を行うメモリ制御装置に関する。
【０００２】
【従来の技術】従来のこの種のメモリ制御装置によって
マイクロプロセッサにより指定されたデータを主記憶部
内に設けらているＤＲＡＭ（ダイナミッムランダムアク
セスメモリ）内に記憶させるとき、および、ＤＲＡＭ内
に記憶させているデータを読み出すときに、主記憶部の
アドレスを行アドレスと列アドレスとにより規定し、主
記憶部に加えるアドレスが行アドレスであることを示す
ＲＡＳ（行・アドレス・ストローブ）信号をメモリ制御
装置より出力し主記憶部に加え、このＲＡＳ信号を加え
たときマイクロプロセッサのアドレスバスに出力される
アドレス中から行アドレスを抽出して主記憶部に出力
し、次いで主記憶部にこれから加えるアドレスが行アド
レスであることを示すＣＡＳ（列・アドレス・ストロー
ブ）信号を出力して主記憶部に加えてからマイクロプロ
セッサのアドレスバス中から列アドレスを抽出して主記
憶部に出力する。主記憶部ではこれら行アドレスと列ア
ドレスにより与えられたアドレスにデータバスを介して
マイクロプロセッサから出力されたデータを記憶するか
あるいは上述のアドレスに記憶されているデータを読み
出してデータバス上に出力する。このような主記憶部か
らのデータを記憶させるか、主記憶部からのデータの読
み出しの動作の何れとなるかは、別にマイクロプロセッ
サからこの主記憶部に加えられるコントロール信号の内
容に依存する。
マイクロプロセッサにより指定されたデータを主記憶部
内に設けらているＤＲＡＭ（ダイナミッムランダムアク
セスメモリ）内に記憶させるとき、および、ＤＲＡＭ内
に記憶させているデータを読み出すときに、主記憶部の
アドレスを行アドレスと列アドレスとにより規定し、主
記憶部に加えるアドレスが行アドレスであることを示す
ＲＡＳ（行・アドレス・ストローブ）信号をメモリ制御
装置より出力し主記憶部に加え、このＲＡＳ信号を加え
たときマイクロプロセッサのアドレスバスに出力される
アドレス中から行アドレスを抽出して主記憶部に出力
し、次いで主記憶部にこれから加えるアドレスが行アド
レスであることを示すＣＡＳ（列・アドレス・ストロー
ブ）信号を出力して主記憶部に加えてからマイクロプロ
セッサのアドレスバス中から列アドレスを抽出して主記
憶部に出力する。主記憶部ではこれら行アドレスと列ア
ドレスにより与えられたアドレスにデータバスを介して
マイクロプロセッサから出力されたデータを記憶するか
あるいは上述のアドレスに記憶されているデータを読み
出してデータバス上に出力する。このような主記憶部か
らのデータを記憶させるか、主記憶部からのデータの読
み出しの動作の何れとなるかは、別にマイクロプロセッ
サからこの主記憶部に加えられるコントロール信号の内
容に依存する。
【０００３】このような主記憶装置内のアドレスを指定
するときに、マイクロプロセッサから同時に出力される
行アドレスと列アドレスを時刻的に分けて行アドレスと
列アドレスを共通の接続線で主記憶部に出力しアドレス
を指定するが、その際に直前に指定した行アドレスと次
に指定する行アドレスとが等しく列アドレスのみ直前に
指定したアドレスと異るとき、列アドレスのみを指定し
て主記憶部へのデータの記憶あるいは主記憶部からのデ
ータの読み出しを制御し、主記憶部に対するデータの読
み書きのスピードを向上させるページモードと称する主
記憶部の制御を行なっている。本発明はこのページモー
ドで主記憶の制御を行うメモリ制御装置を対象としてい
る。
するときに、マイクロプロセッサから同時に出力される
行アドレスと列アドレスを時刻的に分けて行アドレスと
列アドレスを共通の接続線で主記憶部に出力しアドレス
を指定するが、その際に直前に指定した行アドレスと次
に指定する行アドレスとが等しく列アドレスのみ直前に
指定したアドレスと異るとき、列アドレスのみを指定し
て主記憶部へのデータの記憶あるいは主記憶部からのデ
ータの読み出しを制御し、主記憶部に対するデータの読
み書きのスピードを向上させるページモードと称する主
記憶部の制御を行なっている。本発明はこのページモー
ドで主記憶の制御を行うメモリ制御装置を対象としてい
る。
【０００４】図４は従来のこの種のメモリ制御装置の一
例を示すブロック図である。従来のメモリ制御装置は、
マイクロプロセッサ１と接続されるアドレスバス４に接
続されたアドレス比較記２１と、前述したアドレスバス
とアドレス比較記２１の出力を入力とするアドレスデコ
ーダ２２と、マイクロプロセッサ１からのクロック信号
を受信しタイミング信号を生成し出力するタイミング生
成部２３と、アドレスデコーダ２２の出力とタイミング
生成部２３の出力およびマイクロプロセッサ１から出力
されるコントロール信号を入力としてＲＡＳ信号および
ＣＡＳ信号および行アドレスと列アドレスとを時分割し
たＭＡ（メモリアドレス）信号を主記憶部３に出力する
制御信号生成部２４とで構成されている。
例を示すブロック図である。従来のメモリ制御装置は、
マイクロプロセッサ１と接続されるアドレスバス４に接
続されたアドレス比較記２１と、前述したアドレスバス
とアドレス比較記２１の出力を入力とするアドレスデコ
ーダ２２と、マイクロプロセッサ１からのクロック信号
を受信しタイミング信号を生成し出力するタイミング生
成部２３と、アドレスデコーダ２２の出力とタイミング
生成部２３の出力およびマイクロプロセッサ１から出力
されるコントロール信号を入力としてＲＡＳ信号および
ＣＡＳ信号および行アドレスと列アドレスとを時分割し
たＭＡ（メモリアドレス）信号を主記憶部３に出力する
制御信号生成部２４とで構成されている。
【０００５】図５は図４に示したメモリ制御装置２の動
作を説明するタイミングチャートである。
作を説明するタイミングチャートである。
【０００６】アドレスバス４を介してアドレス比較器２
１がマイクロプロセッサ１からアドレス・ストローブ
（ＡＤＳ）信号を読み込むとマイクロプロセッサ１の出
力するクロック（ＣＬＫ）信号に同期して、アドレスバ
ス中に出力されているアドレスの内で行アドレスを読み
込み、すでに前回マイクロプロセッサ１から出力された
アドレス中でこのアドレス比較器２１が記憶している行
アドレスと比較し一致していないときには、アドレスデ
コーダ２２はなにもデコーダ２２に出力しない。
１がマイクロプロセッサ１からアドレス・ストローブ
（ＡＤＳ）信号を読み込むとマイクロプロセッサ１の出
力するクロック（ＣＬＫ）信号に同期して、アドレスバ
ス中に出力されているアドレスの内で行アドレスを読み
込み、すでに前回マイクロプロセッサ１から出力された
アドレス中でこのアドレス比較器２１が記憶している行
アドレスと比較し一致していないときには、アドレスデ
コーダ２２はなにもデコーダ２２に出力しない。
【０００７】アドレスデコーダ２２はアドレスバス４を
介してＡＤＳ（アドレス・ストローブ）信号を受信した
とき、アドレス比較記２１からなにも出力がないときに
は、ＲＡＳ要求信号を制御信号生成部２４に出力し、次
いで、アドレスバス４より行アドレスを読み出し制御信
号生成部２４に出力する。
介してＡＤＳ（アドレス・ストローブ）信号を受信した
とき、アドレス比較記２１からなにも出力がないときに
は、ＲＡＳ要求信号を制御信号生成部２４に出力し、次
いで、アドレスバス４より行アドレスを読み出し制御信
号生成部２４に出力する。
【０００８】制御信号生成部２４は、上述したＲＡＳ要
求信号を受信するとＲＡＳ信号を主記憶部３に出力す
る。なお、このＲＡＳ信号は高レベルから低レベルに変
化したとき主記憶部３では続いて受信されるメモリアク
セス（ＭＡ）信号の内容を行アドレスとして受信する。
求信号を受信するとＲＡＳ信号を主記憶部３に出力す
る。なお、このＲＡＳ信号は高レベルから低レベルに変
化したとき主記憶部３では続いて受信されるメモリアク
セス（ＭＡ）信号の内容を行アドレスとして受信する。
【０００９】制御信号生成部２４は上述したＲＡＳ信号
に続いて行アドレスをアドレスデコーダ２２から受信す
るとＭＡ信号として主記憶部に送出する。
に続いて行アドレスをアドレスデコーダ２２から受信す
るとＭＡ信号として主記憶部に送出する。
【００１０】アドレスデコーダ２２は、上述のＲＡＳ信
号と行アドレスを出力してから適切な時間経過後にＣＡ
Ｓ要求信号を制御信号生成部２４に出力し、続いて、ア
ドレスバス４から列アドレスを読み取り制御信号生成部
２４に出力する、制御信号生成部２４はＣＡＳ要求信号
とこれに続いて列アドレスとを受信するとＣＡＳ信号と
列アドレスをＭＡ信号として主記憶部３に出力する。主
記憶部３はＣＡＳ信号についてもこの信号が高レベルか
ら低レベルに変化したとき、続いて送られてくるＭＡ信
号が列アドレスであるとして読み込む。制御信号生成部
２４より出力されるＲＡＳ信号、ＣＡＳ信号およびＭＡ
信号のタイミングはタイミング生成部２３より出力され
るタイミング信号により制御される。
号と行アドレスを出力してから適切な時間経過後にＣＡ
Ｓ要求信号を制御信号生成部２４に出力し、続いて、ア
ドレスバス４から列アドレスを読み取り制御信号生成部
２４に出力する、制御信号生成部２４はＣＡＳ要求信号
とこれに続いて列アドレスとを受信するとＣＡＳ信号と
列アドレスをＭＡ信号として主記憶部３に出力する。主
記憶部３はＣＡＳ信号についてもこの信号が高レベルか
ら低レベルに変化したとき、続いて送られてくるＭＡ信
号が列アドレスであるとして読み込む。制御信号生成部
２４より出力されるＲＡＳ信号、ＣＡＳ信号およびＭＡ
信号のタイミングはタイミング生成部２３より出力され
るタイミング信号により制御される。
【００１１】行アドレスと列アドレスとが出力されると
データバス５によりマイクロプロセッサ１からデータバ
ス５に出力されるデータが、上述の列アドレスと行アド
レスで指定された主記憶部の記憶領域に記憶されるか、
この記憶領域から記憶されていたデータが読み出されデ
ータバス５を介してマイクロプロセッサ１に出力される
ことになる。
データバス５によりマイクロプロセッサ１からデータバ
ス５に出力されるデータが、上述の列アドレスと行アド
レスで指定された主記憶部の記憶領域に記憶されるか、
この記憶領域から記憶されていたデータが読み出されデ
ータバス５を介してマイクロプロセッサ１に出力される
ことになる。
【００１２】なお、マイクロプロセッサ１から主記憶部
３に対してデータの書き込みまたは読み出しなどを指定
するコントロール信号は制御信号生成部２４に加えられ
て主記憶部３に加えられるが、図５中には省略されてい
る。
３に対してデータの書き込みまたは読み出しなどを指定
するコントロール信号は制御信号生成部２４に加えられ
て主記憶部３に加えられるが、図５中には省略されてい
る。
【００１３】ここで、図５中で示されているＡ部のＡＤ
Ｓ信号がアドレス比較器２１に入力されると、この信号
が入力される前の行アドレスをアドレス比較器２１が記
憶しており、アドレスバスに出力されている行アドレス
を新たに取り込み前述した記憶している行アドレスと比
較したとき、前回記憶した行アドレスと同一であるとす
ると、アドレス比較器２１はページヒット信号をアドレ
スデコーダ２２に出力する。アドレスデコーダ２２は、
このページヒット信号を受信すると、ＣＡＳ要求信号を
制御信号生成部２４に出力し、続いて、アドレスバス４
から列アドレスを読み出して、制御信号生成部２４に出
力する。制御信号生成部２４はこれらを受信すると、Ｃ
ＡＳ信号を出力し、続いて、受信した列アドレス信号を
ＭＡ信号として主記憶部３に出力する。主記憶部３はこ
のように、メモリ制御装置２からＣＡＳ信号と対応する
列アドレスとが出力されたときには、主記憶部３は行ア
ドレスについては、直前に受信した行アドレスと同じで
あると判断して、上述したアドレスにデータバス５中の
データを記憶させる。
Ｓ信号がアドレス比較器２１に入力されると、この信号
が入力される前の行アドレスをアドレス比較器２１が記
憶しており、アドレスバスに出力されている行アドレス
を新たに取り込み前述した記憶している行アドレスと比
較したとき、前回記憶した行アドレスと同一であるとす
ると、アドレス比較器２１はページヒット信号をアドレ
スデコーダ２２に出力する。アドレスデコーダ２２は、
このページヒット信号を受信すると、ＣＡＳ要求信号を
制御信号生成部２４に出力し、続いて、アドレスバス４
から列アドレスを読み出して、制御信号生成部２４に出
力する。制御信号生成部２４はこれらを受信すると、Ｃ
ＡＳ信号を出力し、続いて、受信した列アドレス信号を
ＭＡ信号として主記憶部３に出力する。主記憶部３はこ
のように、メモリ制御装置２からＣＡＳ信号と対応する
列アドレスとが出力されたときには、主記憶部３は行ア
ドレスについては、直前に受信した行アドレスと同じで
あると判断して、上述したアドレスにデータバス５中の
データを記憶させる。
【００１４】
【発明が解決しようとする課題】上述した従来のメモリ
制御装置は、このメモリ制御装置が有するアドレス比較
器には前回入力した行アドレスを記憶させておき、今回
のアドレスバス中に出力されているアドレスの中の行ア
ドレスが記憶している行アドレスと比較し、これら両者
が一致しているか否かをアドレス比較器が判断してから
ＲＡＳまたはＣＡＳ要求信号を生成するため、マイクロ
プロセッサからアドレスバスへ出力された行アドレスを
読み込んでからＲＡＳまたはＣＡＳ信号を出力するまで
に時間Ｔを必要としこの時間Ｔが１クロックサイクル程
度の長時間となるのでページモードで動作してもスピー
ドをあまり向上できないという欠点を有している。
制御装置は、このメモリ制御装置が有するアドレス比較
器には前回入力した行アドレスを記憶させておき、今回
のアドレスバス中に出力されているアドレスの中の行ア
ドレスが記憶している行アドレスと比較し、これら両者
が一致しているか否かをアドレス比較器が判断してから
ＲＡＳまたはＣＡＳ要求信号を生成するため、マイクロ
プロセッサからアドレスバスへ出力された行アドレスを
読み込んでからＲＡＳまたはＣＡＳ信号を出力するまで
に時間Ｔを必要としこの時間Ｔが１クロックサイクル程
度の長時間となるのでページモードで動作してもスピー
ドをあまり向上できないという欠点を有している。
【００１５】本発明の目的は、新たなＡＤＳ信号がマイ
クロプロセッサから出力されてからＲＡＳおよびＣＡＳ
信号を出力するまでの時間を従来のこの種の装置より短
くすることが可能なメモリ制装置を提供することにあ
る。
クロプロセッサから出力されてからＲＡＳおよびＣＡＳ
信号を出力するまでの時間を従来のこの種の装置より短
くすることが可能なメモリ制装置を提供することにあ
る。
【００１６】
【課題を解決するための手段】本発明のメモリ制御装置
は、マイクロプロセッサに接続された主記憶部内に設け
られたＤＲＡＭに対するデータの書き込みとこのＤＲＡ
Ｍ中に記憶されたデータの読み出しの際に前記マイクロ
プロセッサからアドレスストローブ信号を受信したとき
直前のアドレスと現在マイクロプロセッサから出力され
たアドレスの内の行アドレスとを比較しこれら両者が等
しいときは列アドレスストローブ信号と列アドレスとを
出力し前記直前の列アドレスが現時刻の列アドレスと等
しくないときは、行アドレスストローブ信号と行アドレ
スとを出力してから前記列ストローブ信号と列アドレス
を出力して別に出力されるリードあるいはライト信号と
ともに前記書き込みと読み出しの制御を行うメモリ制御
装置において、前記マイクロプロセッサ中に組み込まれ
前記マイクロプロセッサが出力するアドレス中で行アド
レスのみを選択して第１の入力とし前記マイクロプロセ
ッサが出力するプリフェッチ信号を第２の入力としこれ
ら第１と第２の入力とを比較し両者が一致しているとき
ページヒット信号を出力する比較器と、前記ページヒッ
ト信号とアドレスバス中より前記マイクロプロセッサの
出力するアドレスとアドレスストローブ信号を受信し前
記ベージヒット信号を受信したときは前記列アドレスス
トローブ信号と前記アドレスバスより列アドレスを抽出
して出力し前記ベージヒット信号が存在しないときに
は、前記行アドレスストローブ信号を出力し前記アドレ
スバスより前記行アドレスを抽出して出力してから前記
列アドレスストローブ信号を出力し次いで前記アドレス
バスから列アドレスを抽出して出力し前記リード信号か
あるいはライト信号の内の一つとともに前記主記憶部に
前記これらの出力を加えるメモリ制御回路とを備えて構
成されている。
は、マイクロプロセッサに接続された主記憶部内に設け
られたＤＲＡＭに対するデータの書き込みとこのＤＲＡ
Ｍ中に記憶されたデータの読み出しの際に前記マイクロ
プロセッサからアドレスストローブ信号を受信したとき
直前のアドレスと現在マイクロプロセッサから出力され
たアドレスの内の行アドレスとを比較しこれら両者が等
しいときは列アドレスストローブ信号と列アドレスとを
出力し前記直前の列アドレスが現時刻の列アドレスと等
しくないときは、行アドレスストローブ信号と行アドレ
スとを出力してから前記列ストローブ信号と列アドレス
を出力して別に出力されるリードあるいはライト信号と
ともに前記書き込みと読み出しの制御を行うメモリ制御
装置において、前記マイクロプロセッサ中に組み込まれ
前記マイクロプロセッサが出力するアドレス中で行アド
レスのみを選択して第１の入力とし前記マイクロプロセ
ッサが出力するプリフェッチ信号を第２の入力としこれ
ら第１と第２の入力とを比較し両者が一致しているとき
ページヒット信号を出力する比較器と、前記ページヒッ
ト信号とアドレスバス中より前記マイクロプロセッサの
出力するアドレスとアドレスストローブ信号を受信し前
記ベージヒット信号を受信したときは前記列アドレスス
トローブ信号と前記アドレスバスより列アドレスを抽出
して出力し前記ベージヒット信号が存在しないときに
は、前記行アドレスストローブ信号を出力し前記アドレ
スバスより前記行アドレスを抽出して出力してから前記
列アドレスストローブ信号を出力し次いで前記アドレス
バスから列アドレスを抽出して出力し前記リード信号か
あるいはライト信号の内の一つとともに前記主記憶部に
前記これらの出力を加えるメモリ制御回路とを備えて構
成されている。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１８】図１は本発明のメモリ制御装置の一実施例
を示すブロック図であり、図２は図１に示したメモリ制
御装置の動作を説明するタイミングチャートである。
を示すブロック図であり、図２は図１に示したメモリ制
御装置の動作を説明するタイミングチャートである。
【００１９】本実施例のメモリ制御装置は、図１に示す
ように、マイクロプロセッサ１Ａ内に設けられ、このマ
イクロプロセッサ１Ａ内のバスユニット１３から出力さ
れるアドレス信号の内で行アドレスを第１の入力とし、
マイクロプロセッサ１Ａ内に設けられているプリフェッ
チデコードユニット１２の出力を第２の入力とし出力が
アドレスデコーダ２２に接続されている比較器１１と、
すでに図４において説明したアドレスデコーダ２２とタ
イミング生成部２３と制御信号生成部２４より成るメモ
リ制御回路２Ａとから構成されている。メモリ制御回路
２Ａを構成している各要素は、図４においてすでに説明
しているものと同様な動作を行うものである。
ように、マイクロプロセッサ１Ａ内に設けられ、このマ
イクロプロセッサ１Ａ内のバスユニット１３から出力さ
れるアドレス信号の内で行アドレスを第１の入力とし、
マイクロプロセッサ１Ａ内に設けられているプリフェッ
チデコードユニット１２の出力を第２の入力とし出力が
アドレスデコーダ２２に接続されている比較器１１と、
すでに図４において説明したアドレスデコーダ２２とタ
イミング生成部２３と制御信号生成部２４より成るメモ
リ制御回路２Ａとから構成されている。メモリ制御回路
２Ａを構成している各要素は、図４においてすでに説明
しているものと同様な動作を行うものである。
【００２０】比較器１１には、前述のようにマイクロプ
ロセッサ１Ａ内のバスユニット１３からアドレスバス４
に出力されるものと同一のアドレスを同時刻に第１の入
力として入力し、またプリフェッチデコードユニット１
２からは、バスユニット１３から現在出力されているア
ドレスの次に出力されるべきアドレスが第２の入力とし
て入力される。
ロセッサ１Ａ内のバスユニット１３からアドレスバス４
に出力されるものと同一のアドレスを同時刻に第１の入
力として入力し、またプリフェッチデコードユニット１
２からは、バスユニット１３から現在出力されているア
ドレスの次に出力されるべきアドレスが第２の入力とし
て入力される。
【００２１】比較器１１はこれら第１と第２の入力の内
からそれぞれ行アドレスを取り出しこれら取り出した値
を比較し、両者が一致しているとき、ページヒット信号
ＰＨを出力しアドレスデコーダ２２に加える。このペー
ジヒット信号ＰＨは高レベルから低レベルへ変化したと
き、そのページヒット信号ＰＨが出力したことを示す。
アドレスデコーダ２２はページヒット信号ＨＴが高レベ
ルから低レベルに変化し、かつ図２のＢ点に示したＡＤ
Ｓ信号がマイクロプロセッサ１Ａから出力されアドレス
バス４を介してアドレスデコーダ２２に加えられると、
ＣＡＳ出力要求信号がアドレスデコーダ２２より制御信
号生成部２４に出力され制御信号生成部２４からＣＡＳ
信号が出力される、続いて、アドレスデコーダ２２によ
り列アドレスがアドレスバス４から読み出され、制御信
号生成部２４に加えられる。
からそれぞれ行アドレスを取り出しこれら取り出した値
を比較し、両者が一致しているとき、ページヒット信号
ＰＨを出力しアドレスデコーダ２２に加える。このペー
ジヒット信号ＰＨは高レベルから低レベルへ変化したと
き、そのページヒット信号ＰＨが出力したことを示す。
アドレスデコーダ２２はページヒット信号ＨＴが高レベ
ルから低レベルに変化し、かつ図２のＢ点に示したＡＤ
Ｓ信号がマイクロプロセッサ１Ａから出力されアドレス
バス４を介してアドレスデコーダ２２に加えられると、
ＣＡＳ出力要求信号がアドレスデコーダ２２より制御信
号生成部２４に出力され制御信号生成部２４からＣＡＳ
信号が出力される、続いて、アドレスデコーダ２２によ
り列アドレスがアドレスバス４から読み出され、制御信
号生成部２４に加えられる。
【００２２】また、図２において、Ｂ点より左方のＡＤ
Ｓ信号がマイクロプロセッサ１Ａからアドレスバス４に
出力されたときには、比較器１１の第１と入力と第２の
入力の行アドレスは互いに異っている場合であって、こ
の場合にはページヒット信号ＨＴは低レベルから高レベ
ル側に変化するか高レベル側にあるので、アドレスデコ
ーダ２２に、このＡＤＳ信号が加えられたときには、ア
ドレスデコーダはＲＡＳ要求信号をまず出力し、次に、
アドレスバス４から行アドレスを読み出して制御信号生
成部２４に出力し、さらにＣＡＳ要求信号を制御信号生
成部２４に出力してから、データバス４から列アドレス
を読み出して制御信号生成部２４に出力する。
Ｓ信号がマイクロプロセッサ１Ａからアドレスバス４に
出力されたときには、比較器１１の第１と入力と第２の
入力の行アドレスは互いに異っている場合であって、こ
の場合にはページヒット信号ＨＴは低レベルから高レベ
ル側に変化するか高レベル側にあるので、アドレスデコ
ーダ２２に、このＡＤＳ信号が加えられたときには、ア
ドレスデコーダはＲＡＳ要求信号をまず出力し、次に、
アドレスバス４から行アドレスを読み出して制御信号生
成部２４に出力し、さらにＣＡＳ要求信号を制御信号生
成部２４に出力してから、データバス４から列アドレス
を読み出して制御信号生成部２４に出力する。
【００２３】今までの説明で明らかなように、比較器１
１はアドレスバス４に現在出力されているアドレスと、
次にこのアドレスバス４に出力されるべきアドレスを比
較した結果を出力するので、マイクロプロセッサ１Ａか
ら出力されるＡＤＳ信号に続いて出力されるＲＡＳ信号
またはＣＡＳ信号が出力されるまでの時間ＴＡを非常に
短かくすることができる。
１はアドレスバス４に現在出力されているアドレスと、
次にこのアドレスバス４に出力されるべきアドレスを比
較した結果を出力するので、マイクロプロセッサ１Ａか
ら出力されるＡＤＳ信号に続いて出力されるＲＡＳ信号
またはＣＡＳ信号が出力されるまでの時間ＴＡを非常に
短かくすることができる。
【００２４】図３は図１に示したマイクロプロセッサ１
Ａ内に設けられる比較器１１Ａの他の実施例を示すもの
で、マイクロプロセッサ１Ａに接続される主記憶部を構
成する複数のＤＲＡＭの記憶容量が互いに等しいが、主
記憶部によりこのＤＲＡＭの記憶容量が異なる場合に使
用することができる比較器を比較器１１Ａとして示した
説明図であって、図３中には図示されていない主記憶部
より、この主記憶部が有するＤＲＡＭの記憶容量に応じ
て予め定められた主記憶部識別信号を出力させ、この主
記憶部識別信号を受信する比較器１１Ａをマイクロプロ
セッサ１Ａ内に設け、主記憶部識別信号に応じてバスユ
ニット１３とプリフェッチデコードユニット１２から加
えられる行アドレスの抽出範囲を前述したＤＲＡＭの記
憶容量に応じて変更させ、この変更した範囲内の行アド
レスについて比較を行わせて、両入力が一致したとき、
前述したページヒット信号ＰＨを出力させることにする
と、マイクロプロセッサ１Ａに接続される主記憶部内に
設けられた複数のＤＲＡＭの記憶容量が互いに等しい
が、主記憶部に設けられている複数のＤＲＡＭの記憶容
量が主記憶部により異なるとき、このような記憶容量の
異なるＤＲＡＭを持つ主記憶部を使用するときにも、同
一のマイクロブロセッサ１Ａを使用することができる。
Ａ内に設けられる比較器１１Ａの他の実施例を示すもの
で、マイクロプロセッサ１Ａに接続される主記憶部を構
成する複数のＤＲＡＭの記憶容量が互いに等しいが、主
記憶部によりこのＤＲＡＭの記憶容量が異なる場合に使
用することができる比較器を比較器１１Ａとして示した
説明図であって、図３中には図示されていない主記憶部
より、この主記憶部が有するＤＲＡＭの記憶容量に応じ
て予め定められた主記憶部識別信号を出力させ、この主
記憶部識別信号を受信する比較器１１Ａをマイクロプロ
セッサ１Ａ内に設け、主記憶部識別信号に応じてバスユ
ニット１３とプリフェッチデコードユニット１２から加
えられる行アドレスの抽出範囲を前述したＤＲＡＭの記
憶容量に応じて変更させ、この変更した範囲内の行アド
レスについて比較を行わせて、両入力が一致したとき、
前述したページヒット信号ＰＨを出力させることにする
と、マイクロプロセッサ１Ａに接続される主記憶部内に
設けられた複数のＤＲＡＭの記憶容量が互いに等しい
が、主記憶部に設けられている複数のＤＲＡＭの記憶容
量が主記憶部により異なるとき、このような記憶容量の
異なるＤＲＡＭを持つ主記憶部を使用するときにも、同
一のマイクロブロセッサ１Ａを使用することができる。
【００２５】
【発明の効果】以上説明したように、本発明のメモリ制
御装置は、比較器で比較する第１の入力を現在アドレス
バスに出力しているアドレスとし、第２の入力を上述し
たアドレスバスに現在出力している次に出力されるべき
アドレスをプリフェッチデコードユニットから入力する
ことにより、マイクロプロセッサからＡＤＳ信号が出力
されてからＲＡＳまたはＣＡＳ信号を出力するまでの時
間を、従来のこの種の制御装置にくらべて短時間で出力
することを可能とすることができるため、マイクロプロ
セッサが主記憶部にアクセスするスピードを向上させる
ことができる効果を有する。
御装置は、比較器で比較する第１の入力を現在アドレス
バスに出力しているアドレスとし、第２の入力を上述し
たアドレスバスに現在出力している次に出力されるべき
アドレスをプリフェッチデコードユニットから入力する
ことにより、マイクロプロセッサからＡＤＳ信号が出力
されてからＲＡＳまたはＣＡＳ信号を出力するまでの時
間を、従来のこの種の制御装置にくらべて短時間で出力
することを可能とすることができるため、マイクロプロ
セッサが主記憶部にアクセスするスピードを向上させる
ことができる効果を有する。
【図１】本発明のメモリ制御装置の一実施例を示すブロ
ック図である。
ック図である。
【図２】図１に示した実施例の動作を説明するタイミン
グチャートである。
グチャートである。
【図３】図１に示したメモリ制御装置に使用することが
できる別の比較器を示す説明図である。
できる別の比較器を示す説明図である。
【図４】従来のこの種の装置の一例を示すブロック図で
ある。
ある。
【図５】図４に示した装置の動作を説明するタイミング
チャートである。
チャートである。
３ 主記憶部 ４ アドレスバス ５ データバス １１ 比較器 ２Ａ メモリ制御回路 ２２ アドレスデコーダ ２３ タイミング生成部 ２４ 制御信号生成部 １１Ａ 比較器
Claims (2)
- 【請求項１】 マイクロプロセッサに接続された主記憶
部内に設けられたＤＲＡＭに対するデータの書き込みと
このＤＲＡＭ中に記憶されたデータの読み出しの際に前
記マイクロプロセッサからアドレスストローブ信号を受
信したとき直前のアドレスと現在マイクロプロセッサか
ら出力されたアドレスの内の行アドレスとを比較しこれ
ら両者が等しいときは列アドレスストローブ信号と列ア
ドレスとを出力し前記直前の列アドレスが現時刻の列ア
ドレスと等しくないときは、行アドレスストローブ信号
と行アドレスとを出力してから前記列ストローブ信号と
列アドレスを出力して別に出力されるリードあるいはラ
イト信号とともに前記書き込みと読み出しの制御を行う
メモリ制御装置において、前記マイクロプロセッサ中に
組み込まれ前記マイクロプロセッサが出力するアドレス
中で行アドレスのみを選択して第１の入力とし前記マイ
クロプロセッサが出力するプリフェッチ信号を第２の入
力としこれら第１と第２の入力とを比較し両者が一致し
ているときページヒット信号を出力する比較器と、前記
ページヒット信号とアドレスバス中より前記マイクロプ
ロセッサの出力するアドレスとアドレスストローブ信号
を受信し前記ベージヒット信号を受信したときは前記列
アドレスストローブ信号と前記アドレスバスより列アド
レスを抽出して出力し前記ベージヒット信号が存在しな
いときには、前記行アドレスストローブ信号を出力し前
記アドレスバスより前記行アドレスを抽出して出力して
から前記列アドレスストローブ信号を出力し次いで前記
アドレスバスから列アドレスを抽出して出力し前記リー
ド信号かあるいはライト信号の内の一つとともに前記主
記憶部に前記これらの出力を加えるメモリ制御回路とを
備えることを特徴とするメモリ制御装置。 - 【請求項２】 マイクロプロセッサに接続された主記憶
部内に設けられたＤＲＡＭに対するデータの書き込みと
このＤＲＡＭ中に記憶されたデータの読み出しの際に前
記マイクロプロセッサからアドレスストローブ信号を受
信したとき直前のアドレスと現在マイクロプロセッサか
ら出力されたアドレスの内の行アドレスとを比較しこれ
ら両者が等しいときは列アドレスストローブ信号と列ア
ドレスとを出力し前記直前の列アドレスが現時刻の列ア
ドレスと等しくないときは、行アドレスストローブ信号
と行アドレスとを出力してから前記列ストローブ信号と
列アドレスを出力して別に出力されるリードあるいはラ
イト信号とともに前記書き込みと読み出しの制御を行う
メモリ制御装置において、前記主記憶部内に設けられた
複数のＤＲＡＭの記憶容量がすべて互いに同一であるが
前記マイクロプロセッサに対して接続されるべきＤＲＡ
Ｍの記憶容量が前記主記憶装置に依存し異るとき、その
ＤＲＡＭの記憶容量に応じて予め定められた識別信号を
出力する識別信号生成手段を前記主記憶部に有し、前記
マイクロプロセッサ中に組み込まれ前記マイクロプロセ
ッサが出力するアドレス中で行アドレスのみを選択して
第１の入力とし前記マイクロプロセッサが出力するプリ
フェッチ信号を第２の入力としさらに前記識別信号を第
３の入力とし前記第３の入力に応じてこれら第１と第２
の入力の内の抽出範囲を予め決められた範囲に設定しこ
の設定した範囲内で前記第１と第２の入力を比較し両者
が一致しているときページヒット信号を出力する比較器
と、前記ページヒット信号とアドレスバス中より前記マ
イクロプロセッサの出力するアドレスとアドレスストロ
ーブ信号を受信し前記ベージヒット信号を受信したとき
は前記列アドレスストローブ信号と前記アドレスバスよ
り列アドレスを抽出して出力し前記ベージヒット信号が
存在しないときには、前記行アドレスストローブ信号を
出力し前記アドレスバスより前記行アドレスを抽出して
出力してから前記列アドレスストローブ信号を出力し次
いで前記アドレスバスから列アドレスを抽出して出力し
前記リード信号かあるいはライト信号の内の一つととも
に前記主記憶部に前記これらの出力を加えるメモリ制御
回路とを備えることを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP810592A JPH05210569A (ja) | 1992-01-21 | 1992-01-21 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP810592A JPH05210569A (ja) | 1992-01-21 | 1992-01-21 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210569A true JPH05210569A (ja) | 1993-08-20 |
Family
ID=11684025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP810592A Withdrawn JPH05210569A (ja) | 1992-01-21 | 1992-01-21 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05210569A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8966166B2 (en) | 2011-06-09 | 2015-02-24 | Canon Kabushiki Kaisha | Information processing apparatus and information processing method |
-
1992
- 1992-01-21 JP JP810592A patent/JPH05210569A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8966166B2 (en) | 2011-06-09 | 2015-02-24 | Canon Kabushiki Kaisha | Information processing apparatus and information processing method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |