JPH04319597A - 記憶回路のための初期化設定回路 - Google Patents
記憶回路のための初期化設定回路Info
- Publication number
- JPH04319597A JPH04319597A JP3113966A JP11396691A JPH04319597A JP H04319597 A JPH04319597 A JP H04319597A JP 3113966 A JP3113966 A JP 3113966A JP 11396691 A JP11396691 A JP 11396691A JP H04319597 A JPH04319597 A JP H04319597A
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- 230000006870 function Effects 0.000 claims description 3
- 238000013500 data storage Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明は、初期化設定回路に関し、特に情
報処理装置等に用いられる記憶回路のための初期化設定
回路に関する。
報処理装置等に用いられる記憶回路のための初期化設定
回路に関する。
【０００２】
【従来技術】記憶回路のための従来の初期化設定回路は
以下のような要素を含んでいる。すなわち、書込データ
レジスタは、スキャン動作により初期設定値を格納する
。またアドレス制御フリップフロップは、同じスキャン
動作によりアドレス制御信号を格納する。アドレスレジ
スタはインクリメント機能を持つ。これらの要素を含む
従来の初期化設定回路は、スキャン動作により書込デー
タレジスタに格納された初期設定値を記憶回路のアドレ
スレジスタからのアドレスが示す位置に格納する。
以下のような要素を含んでいる。すなわち、書込データ
レジスタは、スキャン動作により初期設定値を格納する
。またアドレス制御フリップフロップは、同じスキャン
動作によりアドレス制御信号を格納する。アドレスレジ
スタはインクリメント機能を持つ。これらの要素を含む
従来の初期化設定回路は、スキャン動作により書込デー
タレジスタに格納された初期設定値を記憶回路のアドレ
スレジスタからのアドレスが示す位置に格納する。
【０００３】アドレスレジスタはアドレス制御フリップ
フロップの制御により保持しているデータは“１”増加
したデータを格納する。記憶回路に初期値、１ワードが
書込まれたあと、スキャン動作は次のワードの初期値を
書込データレジスタに再び格納する。
フロップの制御により保持しているデータは“１”増加
したデータを格納する。記憶回路に初期値、１ワードが
書込まれたあと、スキャン動作は次のワードの初期値を
書込データレジスタに再び格納する。
【０００４】このとき、アドレスレジスタは先ほど書込
んだワードのアドレスに“１”増加のアドレスを格納し
ている。このため、書込データレジスタからの次のワー
ドの初期設定値が記憶回路のこのアドレスレジスタから
のアドレスにより指定された位置に書込まれる。
んだワードのアドレスに“１”増加のアドレスを格納し
ている。このため、書込データレジスタからの次のワー
ドの初期設定値が記憶回路のこのアドレスレジスタから
のアドレスにより指定された位置に書込まれる。
【０００５】このようにして、スキャン動作は初期設定
値を書込データレジスタに格納し、その初期設定値を記
憶回路に書込むという動作を繰返して行う。この繰返し
により、記憶回路の全ワード分に初期値が書込まれる。 記憶回路に全ワード分の初期値が書込まれたあと、書込
まれた全ワードが記憶回路から１ワードブッライトデー
タレジスタに読出され、初期値のチェックが行なわれる
。
値を書込データレジスタに格納し、その初期設定値を記
憶回路に書込むという動作を繰返して行う。この繰返し
により、記憶回路の全ワード分に初期値が書込まれる。 記憶回路に全ワード分の初期値が書込まれたあと、書込
まれた全ワードが記憶回路から１ワードブッライトデー
タレジスタに読出され、初期値のチェックが行なわれる
。
【０００６】このため、初期設定値書込みフェーズと読
出チェックのフェーズにそれぞれ時間を要する。この結
果、記憶回路の初期化設定に時間がかかるという欠点が
ある。
出チェックのフェーズにそれぞれ時間を要する。この結
果、記憶回路の初期化設定に時間がかかるという欠点が
ある。
【０００７】
【発明の目的】本発明の目的は、このような欠点を除去
するために記憶回路の初期化設定を短時間で行うことが
可能な初期化設定回路を提供することにある。
するために記憶回路の初期化設定を短時間で行うことが
可能な初期化設定回路を提供することにある。
【０００８】
【発明の構成】本発明によれば、初期設定値を格納する
書込データレジスタと、インクリメント機能を有するア
ドレスレジスタと、このアドレスレジスタからのアドレ
スで示される位置に前記書込データレジスタからの初期
設定値を記憶する記憶回路とを有し、この記憶回路のた
めの回路であって、アドレス制御信号を格納するアドレ
ス制御信号格納手段と、このアドレス制御信号格納手段
の出力を格納し該アドレスレジスタの制御を行うディレ
イ制御手段と、前記記憶回路の出力データを前記ディレ
イ制御手段の制御により格納する読出データ格納手段と
を含むことを特徴とする記憶回路のための初期化設定回
路が得られる。
書込データレジスタと、インクリメント機能を有するア
ドレスレジスタと、このアドレスレジスタからのアドレ
スで示される位置に前記書込データレジスタからの初期
設定値を記憶する記憶回路とを有し、この記憶回路のた
めの回路であって、アドレス制御信号を格納するアドレ
ス制御信号格納手段と、このアドレス制御信号格納手段
の出力を格納し該アドレスレジスタの制御を行うディレ
イ制御手段と、前記記憶回路の出力データを前記ディレ
イ制御手段の制御により格納する読出データ格納手段と
を含むことを特徴とする記憶回路のための初期化設定回
路が得られる。
【０００９】
【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１０】図１を参照すると、本発明の一実施例は、
初期化用スキャンパス００１ を介して与えられる初期
設定値を格納する書込データレジスタ１、初期化用スキ
ャンパス００１ を介して与えられるアドレス制御信号
を格納するアドレス制御フリップフロップ２、このフリ
ップフロップ２から線２００ を介して与えられる出力
信号と線２１０ を介して与えられる初期化設定モード
信号のインバータ８での反転信号との論理積をとる論理
積回路３およびこの論理積回路３から線３００ を介し
て与えられる論理積結果を格納するディレイ制御フリッ
プフロップ４を含む。
初期化用スキャンパス００１ を介して与えられる初期
設定値を格納する書込データレジスタ１、初期化用スキ
ャンパス００１ を介して与えられるアドレス制御信号
を格納するアドレス制御フリップフロップ２、このフリ
ップフロップ２から線２００ を介して与えられる出力
信号と線２１０ を介して与えられる初期化設定モード
信号のインバータ８での反転信号との論理積をとる論理
積回路３およびこの論理積回路３から線３００ を介し
て与えられる論理積結果を格納するディレイ制御フリッ
プフロップ４を含む。
【００１１】本発明の一実施例は、この他に、ディレイ
制御フリップフロップ４から信号線４００ を介して与
えられる出力が“０”のとき保持状態となり、出力が“
１”のとき保持データに“１”を加えたデータを格納す
るアドレスレジスタ５、書込データレジスタ１からの初
期設定値を、アドレスレジスタ５から線５００ を介し
て与えられるアドレスの示す位置に格納する記憶回路６
、およびディレイ制御フリップフロップ４から線４００
を介して与えられる出力が“１”のとき記憶回路６か
ら線６００ を介して与えられる出力を格納し、“０”
のとき保持状態となる読出データレジスタ７を含む。
制御フリップフロップ４から信号線４００ を介して与
えられる出力が“０”のとき保持状態となり、出力が“
１”のとき保持データに“１”を加えたデータを格納す
るアドレスレジスタ５、書込データレジスタ１からの初
期設定値を、アドレスレジスタ５から線５００ を介し
て与えられるアドレスの示す位置に格納する記憶回路６
、およびディレイ制御フリップフロップ４から線４００
を介して与えられる出力が“１”のとき記憶回路６か
ら線６００ を介して与えられる出力を格納し、“０”
のとき保持状態となる読出データレジスタ７を含む。
【００１２】次に、本発明の一実施例の動作について図
面を参照しながら詳細に説明する。
面を参照しながら詳細に説明する。
【００１３】まず線２１０ を介して与えられる初期化
設定モード信号が“１”にされる。次に、クロックが進
められ、初期化用スキャンパス００１ を介して初期化
設定値（Ａ）が書込データレジスタ１に格納される。こ
の設定値（Ａ）は記憶回路６のアドレス（ａ）のワード
に書込まれるものである。この格納動作と同様にしてス
キャンパス００１ を介して“１”がアドレス制御フリ
ップフロップ２に格納される。このとき、論理積回路３
からは“０”が出力されるため、ディレイ制御フリップ
フロップ４には“０”が格納される。このためアドレス
レジスタ５は保持状態にあり、アドレス（ａ）が格納さ
れている。また、読出データレジスタ７もディレイ制御
フリップフロップ４に“０”が格納されるので、保持状
態である。
設定モード信号が“１”にされる。次に、クロックが進
められ、初期化用スキャンパス００１ を介して初期化
設定値（Ａ）が書込データレジスタ１に格納される。こ
の設定値（Ａ）は記憶回路６のアドレス（ａ）のワード
に書込まれるものである。この格納動作と同様にしてス
キャンパス００１ を介して“１”がアドレス制御フリ
ップフロップ２に格納される。このとき、論理積回路３
からは“０”が出力されるため、ディレイ制御フリップ
フロップ４には“０”が格納される。このためアドレス
レジスタ５は保持状態にあり、アドレス（ａ）が格納さ
れている。また、読出データレジスタ７もディレイ制御
フリップフロップ４に“０”が格納されるので、保持状
態である。
【００１４】次に、書込データレジスタ１に初期設定値
（Ａ）が格納されるとともにアドレス制御フリップフロ
ップ２に“１”が格納された時点でクロックが止められ
る。
（Ａ）が格納されるとともにアドレス制御フリップフロ
ップ２に“１”が格納された時点でクロックが止められ
る。
【００１５】初期化設定モード２１０ が“０”にされ
る。 そして、クロックが１つだけ進められる。これにより、
論理積回路３からは“１”が出力されるのでディレイ制
御フリップフロップ４には“１”が格納される。また、
記憶回路６にはアドレスレジスタ５が格納しているアド
レス（ａ）の示す位置に、書込データレジスタ１からの
初期設定値（Ａ）が格納される。
る。 そして、クロックが１つだけ進められる。これにより、
論理積回路３からは“１”が出力されるのでディレイ制
御フリップフロップ４には“１”が格納される。また、
記憶回路６にはアドレスレジスタ５が格納しているアド
レス（ａ）の示す位置に、書込データレジスタ１からの
初期設定値（Ａ）が格納される。
【００１６】さらに、アドレスレジスタ５は、ディレイ
制御フリップフロップ４の出力が“０”のため保持状態
にあり、アドレス（ａ）を保持する。読出データレジス
タ７も保持状態である。
制御フリップフロップ４の出力が“０”のため保持状態
にあり、アドレス（ａ）を保持する。読出データレジス
タ７も保持状態である。
【００１７】次に、線２１０ を介して与えられる初期
化設定モード２１０ が“１”にされる。クロックが進
められ、初期化用スキャンパス００１を介して与えられ
る初期化設定値（Ｂ）が書込データレジスタ１に格納さ
れる。
化設定モード２１０ が“１”にされる。クロックが進
められ、初期化用スキャンパス００１を介して与えられ
る初期化設定値（Ｂ）が書込データレジスタ１に格納さ
れる。
【００１８】この初期化設定値（Ｂ）は記憶回路６のア
ドレス（ａ＋１）で示される位置に記憶される。同様に
初期化用スキャンパス００１ から“１”がアドレス制
御フリップフロップ２に格納される。
ドレス（ａ＋１）で示される位置に記憶される。同様に
初期化用スキャンパス００１ から“１”がアドレス制
御フリップフロップ２に格納される。
【００１９】初期化設定モード２１０ が“１”にされ
クロックを進めたときの最初のクロックでは、論理積回
路３から“０”が出力されるのでディレイ制御フリップ
フロップ４は“０”を格納する。また、アドレスレジス
タ５はディレイ制御フリップフロップ４の出力信号４０
０ が“１”のためアドレス（ａ）に“１”を増加した
値（ａ＋１）のアドレスを格納する。
クロックを進めたときの最初のクロックでは、論理積回
路３から“０”が出力されるのでディレイ制御フリップ
フロップ４は“０”を格納する。また、アドレスレジス
タ５はディレイ制御フリップフロップ４の出力信号４０
０ が“１”のためアドレス（ａ）に“１”を増加した
値（ａ＋１）のアドレスを格納する。
【００２０】また、アドレスレジスタ５の出力データ５
００ がアドレス（ａ）を示しているため記憶回路６か
ら初期設定値（Ａ）が読出され、読出データレジスタ７
に格納され、読出データレジスタ７における読出チェッ
クが行なわれる。線２１０ を介して与えられる初期化
設定モードは“１”にされ、クロックが進められたとき
の２クロック目以降は、論理積回路３から“０”が出力
される。 このため、ディレイ制御フリップフロップ４は“０”を
格納する。
００ がアドレス（ａ）を示しているため記憶回路６か
ら初期設定値（Ａ）が読出され、読出データレジスタ７
に格納され、読出データレジスタ７における読出チェッ
クが行なわれる。線２１０ を介して与えられる初期化
設定モードは“１”にされ、クロックが進められたとき
の２クロック目以降は、論理積回路３から“０”が出力
される。 このため、ディレイ制御フリップフロップ４は“０”を
格納する。
【００２１】また、アドレスレジスタ５はディレイ制御
フリップフロップ４からの信号線４００ 上の出力が“
０”のため、アドレス（ａ＋１）を保持し続ける。また
、読出データレジスタ７もディレイ制御フリップフロッ
プ４からの信号線４００ 上の出力信号が“０”のため
初期設定値（Ａ）が保持し続けられる。
フリップフロップ４からの信号線４００ 上の出力が“
０”のため、アドレス（ａ＋１）を保持し続ける。また
、読出データレジスタ７もディレイ制御フリップフロッ
プ４からの信号線４００ 上の出力信号が“０”のため
初期設定値（Ａ）が保持し続けられる。
【００２２】このようにして、記憶回路６に初期設定値
を全ワード分書込みながら、読出チェックも行うので、
全ワード分の書込みに要するクロック数を増加させずに
、読出チェックに要するクロック数を省略できる。
を全ワード分書込みながら、読出チェックも行うので、
全ワード分の書込みに要するクロック数を増加させずに
、読出チェックに要するクロック数を省略できる。
【００２３】
【発明の効果】本発明は、記憶回路の初期化設定におい
て、書込動作に要する時間を増加させずに、初期設定値
書込フェーズの中で初期設定値の読出チェックを行う。 このため、本発明では、記憶回路の初期化設定時間が少
なくてすむという効果がある。
て、書込動作に要する時間を増加させずに、初期設定値
書込フェーズの中で初期設定値の読出チェックを行う。 このため、本発明では、記憶回路の初期化設定時間が少
なくてすむという効果がある。
【図１】本発明の一実施例を示すブロック図である。
１ 書込データレジスタ
２ アドレス制御フリップフロップ
３ 論理積回路
４ ディレイ制御フリップフロップ
５ アドレスレジスタ
６ 記憶回路
７ 読出データレジスタ
Claims (1)
- 【請求項１】 初期設定値を格納する書込データレジ
スタと、インクリメント機能を有するアドレスレジスタ
と、このアドレスレジスタからのアドレスで示される位
置に前記書込データレジスタからの初期設定値を記憶す
る記憶回路とを有し、この記憶回路のための回路であっ
て、アドレス制御信号を格納するアドレス制御信号格納
手段と、このアドレス制御信号格納手段の出力を格納し
該アドレスレジスタの制御を行うディレイ制御手段と、
前記記憶回路の出力データを前記ディレイ制御手段の制
御により格納する読出データ格納手段とを含むことを特
徴とする記憶回路のための初期化設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113966A JPH04319597A (ja) | 1991-04-18 | 1991-04-18 | 記憶回路のための初期化設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113966A JPH04319597A (ja) | 1991-04-18 | 1991-04-18 | 記憶回路のための初期化設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04319597A true JPH04319597A (ja) | 1992-11-10 |
Family
ID=14625675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3113966A Pending JPH04319597A (ja) | 1991-04-18 | 1991-04-18 | 記憶回路のための初期化設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04319597A (ja) |
-
1991
- 1991-04-18 JP JP3113966A patent/JPH04319597A/ja active Pending
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