JPS6140657A - 低速メモリの高速アクセス方式 - Google Patents
低速メモリの高速アクセス方式Info
- Publication number
- JPS6140657A JPS6140657A JP16327384A JP16327384A JPS6140657A JP S6140657 A JPS6140657 A JP S6140657A JP 16327384 A JP16327384 A JP 16327384A JP 16327384 A JP16327384 A JP 16327384A JP S6140657 A JPS6140657 A JP S6140657A
- Authority
- JP
- Japan
- Prior art keywords
- speed
- speed memory
- microprocessor
- memory
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサシステムに供される。Ｅ
ＰＲＯＭを高速アクセス可能にする方式〔従来の技術と
その問題点〕 マイクロプロセッサシステムのメインメモリ（プログラ
ムを格納するメモリ）としては。
ＰＲＯＭを高速アクセス可能にする方式〔従来の技術と
その問題点〕 マイクロプロセッサシステムのメインメモリ（プログラ
ムを格納するメモリ）としては。
ＥＰＲＯＭ （消去可能なＦＲＯＭ）を用いるのが一般
的である。
的である。
第２図に従来例を示して説明する。図において。
ｌａ、ｌｂ、ｌｃ、ｌｄはＥＰＲＯＭであり。
２ａと２ｂはＮＡＮＤゲート、３はデコーダ、４はフリ
ップフロップ、５はインバータである。
ップフロップ、５はインバータである。
アドレス信号Ａｓ６〜Ａ４．はＥＰＲＯＭのエリアを選
択するものでありＮＡＮＤゲー）２ａに入力され、その
出力によってアドレス信号Ａ１３〜Ａ４６がデコーダ３
でデコードされる。
択するものでありＮＡＮＤゲー）２ａに入力され、その
出力によってアドレス信号Ａ１３〜Ａ４６がデコーダ３
でデコードされる。
そのデコードされた信号は、ＥＰＲＯＭ１ａ〜１ｄのチ
ップセレクト信号ＣＥとなり、メモリアクセスが行なわ
れる。
ップセレクト信号ＣＥとなり、メモリアクセスが行なわ
れる。
ところが、ＥＰＲＯＭはアクセス速度が低速でありン例
えば、現在もっとも多く使用されている６４に−ＥＰＲ
ＯＭ （インテル２７６４−２５）では、アドレス信号
を受けてデータが確立（出力）するまで、最大２５０ナ
ノ秒、同じくチップセレクト信号ＣＥを受けてからは最
大２５０ナノ秒。
えば、現在もっとも多く使用されている６４に−ＥＰＲ
ＯＭ （インテル２７６４−２５）では、アドレス信号
を受けてデータが確立（出力）するまで、最大２５０ナ
ノ秒、同じくチップセレクト信号ＣＥを受けてからは最
大２５０ナノ秒。
了りトイ１１．Ｌノ÷−プフ１／后且青〒を雉９ＭでＭ
壬しないマイクロプロセッサが発する読み出し信号ＲＤ
）を受けてからは１００ナノ秒を要する。
壬しないマイクロプロセッサが発する読み出し信号ＲＤ
）を受けてからは１００ナノ秒を要する。
また、前記チップセレクト信号ＣＥは、アドレス信号Ａ
１６〜Ａ １ｇがＮＡＮＤゲート２ ａ ニ入力され
たのち、その出力が出るまで、最大１５ナノ秒の遅れを
生じ（ゲート素子ＬＳ２０の場合）、さらにその出力が
デコーダ３に入力され出力が出るまで最大４５ナノ秒の
遅れ（デコーダ素子ＬＳ１３８の場合）が生じるから９
合計５６ナノ秒の遅れが生じる。よってアドレス信号Ａ
１６〜ＡＩ９がＮＡＮＤゲー）２ａに入力されてから、
データが確立するまで３通常のチップセレクト信号ＣＥ
を用いてアクセスする方法では、２５０ナノ秒に５６ナ
ノ秒を加えた３１６ナノ秒を要することになっている。
１６〜Ａ １ｇがＮＡＮＤゲート２ ａ ニ入力され
たのち、その出力が出るまで、最大１５ナノ秒の遅れを
生じ（ゲート素子ＬＳ２０の場合）、さらにその出力が
デコーダ３に入力され出力が出るまで最大４５ナノ秒の
遅れ（デコーダ素子ＬＳ１３８の場合）が生じるから９
合計５６ナノ秒の遅れが生じる。よってアドレス信号Ａ
１６〜ＡＩ９がＮＡＮＤゲー）２ａに入力されてから、
データが確立するまで３通常のチップセレクト信号ＣＥ
を用いてアクセスする方法では、２５０ナノ秒に５６ナ
ノ秒を加えた３１６ナノ秒を要することになっている。
〔発明が解決しようとする問題点〕
ところで、技術革新によってマイクロプロセッサの処理
速度は高速化してきているなかで、メインメモリとして
使用されるＥＰＲＯＭのアクセス速度の遅さが問題とな
ってきた。
速度は高速化してきているなかで、メインメモリとして
使用されるＥＰＲＯＭのアクセス速度の遅さが問題とな
ってきた。
前述の従来例において、５ＭＨｚクロックで作動する通
常のマイクロプロセッサ（例えばインテル８０８６．８
０８８）を用いれば、クロック周期が２００ナノ秒であ
るので、命令サイクルの第２ステート（クロック周期）
め（＝４００ナノ秒）には、ＥＰＲＯＭのデータは３１
６ナノ秒ですでに確立しているので、何ら問題なく９次
の第３ステートでＥＰＲＯＭからマイクロプロセッサへ
データが取り込まれる。
常のマイクロプロセッサ（例えばインテル８０８６．８
０８８）を用いれば、クロック周期が２００ナノ秒であ
るので、命令サイクルの第２ステート（クロック周期）
め（＝４００ナノ秒）には、ＥＰＲＯＭのデータは３１
６ナノ秒ですでに確立しているので、何ら問題なく９次
の第３ステートでＥＰＲＯＭからマイクロプロセッサへ
データが取り込まれる。
ところが１例えば８ＭＨｚクロックで作動する高速のプ
ロセッサ（例えばインテル８０８６−２゜８０８８−２
）を使用するシステムにおいては。
ロセッサ（例えばインテル８０８６−２゜８０８８−２
）を使用するシステムにおいては。
クロック周期が１２５ナノ秒であるので、命令サイクル
の第２ステートめ（＝２５０ナノ秒）には。
の第２ステートめ（＝２５０ナノ秒）には。
ＥＰＲＯＭのデータは確立していないことになる。
そこで、マイクロプロセッサは１ステート（１２５ナノ
秒）だけ、処理を停止して待期（ＷＡＩＴ）Ｌなければ
ならないことになり、その分だけ処理速度が低下してし
まう。
秒）だけ、処理を停止して待期（ＷＡＩＴ）Ｌなければ
ならないことになり、その分だけ処理速度が低下してし
まう。
本発明は、このような問題点を解決し、アクセス速度の
低下を防止できる方式を提供しようとするものである。
低下を防止できる方式を提供しようとするものである。
上記問題点を解決するため１本発明ではチップセレクト
信号ＧＥを、そのまま保持しておく手段と、前回と同じ
メモリチップから読出すときは。
信号ＧＥを、そのまま保持しておく手段と、前回と同じ
メモリチップから読出すときは。
そのままアクセスし、違うメモリチップから読出すとき
にのみマイクロプロセッサにＷＡＩＴをかけるようにす
る手段とを設けることが特徴となる。
にのみマイクロプロセッサにＷＡＩＴをかけるようにす
る手段とを設けることが特徴となる。
以下９本発明の具体的実施例を第１図に示して説明する
。
。
図において、６はＤフリップフロップ、７はコンパレー
タであり、それ以外は従来例第２図と同様である。
タであり、それ以外は従来例第２図と同様である。
さて、ＥＰＲＯＭの１ａから１ｄのいずれかのチップを
選択するアドレス信号Ａ４３〜Ａ１６ はＤフリップフ
ロップ６によりいったん記憶される。
選択するアドレス信号Ａ４３〜Ａ１６ はＤフリップフ
ロップ６によりいったん記憶される。
よってチップセレクト信号ＣＥはそのまま保持アドレス
信号Ａ ｏ −Ａ １２を入力するのみでデータは確立
する。
信号Ａ ｏ −Ａ １２を入力するのみでデータは確立
する。
このため、デコーダ３の遅れは生じないので。
マイクロプロセッサにＷＡＩＴをかける必要がない。
もし、別のチップから読出すときは、当然アドレス信号
Ａ１３〜Ａ１．が変化するので、前回値Ｂと今回値Ａを
コンパレータ７で比較し、不一致になれば、Ａ＝Ｂを示
す信号８を落とす。
Ａ１３〜Ａ１．が変化するので、前回値Ｂと今回値Ａを
コンパレータ７で比較し、不一致になれば、Ａ＝Ｂを示
す信号８を落とす。
これによって信号９が発され、マイクロプロセッサに対
しＷＡＩＴがかけられる。
しＷＡＩＴがかけられる。
このように、前回と異なるチップのＥＰＲＯＭをアクセ
スしようとしたときのみ、マイクロプロセッサにＷＡＩ
Ｔがかかるのである。
スしようとしたときのみ、マイクロプロセッサにＷＡＩ
Ｔがかかるのである。
本発明は、このような実施例にかぎられるものでなく、
マイクロプロセッサの読み出し時に、メモリデータかあ
とわずかで確立していないようなシステムであれば、適
用可能であることはもちろんである。
マイクロプロセッサの読み出し時に、メモリデータかあ
とわずかで確立していないようなシステムであれば、適
用可能であることはもちろんである。
従来では、２回もしくはそれ以上ＷＡＩＴをかける必要
があるシステムに適用すれば、ＷＡＩＴの回数を減する
ことが可能である。
があるシステムに適用すれば、ＷＡＩＴの回数を減する
ことが可能である。
以上述べたように９本発明によれば、Ｄフリップフロッ
プとコンパレータという安価な素子を追加するだけで、
低速のメモリーを高速化することになり、安価な低速メ
モリで高価な高速メモリの代用が可能となるという大な
る効果がある。
プとコンパレータという安価な素子を追加するだけで、
低速のメモリーを高速化することになり、安価な低速メ
モリで高価な高速メモリの代用が可能となるという大な
る効果がある。
第１図は本発明の具体的実施例、第２図は従来例である
。 ｌａ、 ｌｂ、 ｌｃ、 ｌｄ 二 ＥＰＲＯ
Ｍ２ａ、２ｂ： ＮＡＮＤゲート ３：デコーダ ４：フリップフロップ ５： インバータ ６：Ｄフリップフロップ ７、コンパレータ 第 １ 図
。 ｌａ、 ｌｂ、 ｌｃ、 ｌｄ 二 ＥＰＲＯ
Ｍ２ａ、２ｂ： ＮＡＮＤゲート ３：デコーダ ４：フリップフロップ ５： インバータ ６：Ｄフリップフロップ ７、コンパレータ 第 １ 図
Claims (1)
- マイクロプロセッサシステムにおいて、メモリチップ
に対するチップセレクト信号＠ＣＥ＠をデータ読出し後
も保持する手段と、前回アクセスしたメモリチップと今
回アクセスするメモリチップとが異なるときのみマイク
ロプロセッサに対しＷＡＩＴをかけて、チップセレクト
信号＠ＣＥ＠を今回アクセスするチップに対して発する
手段とを備えたことを特徴とする低速メモリの高速アク
セス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16327384A JPS6140657A (ja) | 1984-08-01 | 1984-08-01 | 低速メモリの高速アクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16327384A JPS6140657A (ja) | 1984-08-01 | 1984-08-01 | 低速メモリの高速アクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6140657A true JPS6140657A (ja) | 1986-02-26 |
Family
ID=15770672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16327384A Pending JPS6140657A (ja) | 1984-08-01 | 1984-08-01 | 低速メモリの高速アクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6140657A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6293249U (ja) * | 1985-11-29 | 1987-06-15 | ||
| JPS62235656A (ja) * | 1986-02-27 | 1987-10-15 | Nec Home Electronics Ltd | 記憶装置 |
| US4884198A (en) * | 1986-12-18 | 1989-11-28 | Sun Microsystems, Inc. | Single cycle processor/cache interface |
| JPH0296851A (ja) * | 1988-10-03 | 1990-04-09 | Mitsubishi Electric Corp | アクセス回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129847A (en) * | 1979-03-30 | 1980-10-08 | Panafacom Ltd | Access system of memory unit |
-
1984
- 1984-08-01 JP JP16327384A patent/JPS6140657A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129847A (en) * | 1979-03-30 | 1980-10-08 | Panafacom Ltd | Access system of memory unit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6293249U (ja) * | 1985-11-29 | 1987-06-15 | ||
| JPS62235656A (ja) * | 1986-02-27 | 1987-10-15 | Nec Home Electronics Ltd | 記憶装置 |
| US4884198A (en) * | 1986-12-18 | 1989-11-28 | Sun Microsystems, Inc. | Single cycle processor/cache interface |
| JPH0296851A (ja) * | 1988-10-03 | 1990-04-09 | Mitsubishi Electric Corp | アクセス回路 |
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