JPS62173560A - メモリアクセス制御回路 - Google Patents
メモリアクセス制御回路Info
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- JPS62173560A JPS62173560A JP1622886A JP1622886A JPS62173560A JP S62173560 A JPS62173560 A JP S62173560A JP 1622886 A JP1622886 A JP 1622886A JP 1622886 A JP1622886 A JP 1622886A JP S62173560 A JPS62173560 A JP S62173560A
- Authority
- JP
- Japan
- Prior art keywords
- memory access
- output
- cpu
- control circuit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100372898 Caenorhabditis elegans vha-5 gene Proteins 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリアクセス制御回路に関し、特に複数のＣ
ＰＵが共有するメモリをアクセスする際に、競合しない
よう上記複数のＣＰＵを制御し、処理速度の向上を可能
とするメモリアクセス制御回路に関するものである。
ＰＵが共有するメモリをアクセスする際に、競合しない
よう上記複数のＣＰＵを制御し、処理速度の向上を可能
とするメモリアクセス制御回路に関するものである。
従来技術
従来、情報処理システムにおいて、複数個のＣＰＵや外
部記憶装置が１つのメモリをアクセスする方法として、
入出力装置等によりステータスを交換してお互いの動作
状態を確認し、いずれか１つのＣＰＵがメモリをアクセ
スしていなければ、他のＣＰＵがメモリをアクセスでき
るというような方法によっていたが、この方法は、メモ
リをアクセスする毎に上記Ｉ１０を読出さなければなら
ないということで、処理時間が長くなるという問題を有
するものであった。
部記憶装置が１つのメモリをアクセスする方法として、
入出力装置等によりステータスを交換してお互いの動作
状態を確認し、いずれか１つのＣＰＵがメモリをアクセ
スしていなければ、他のＣＰＵがメモリをアクセスでき
るというような方法によっていたが、この方法は、メモ
リをアクセスする毎に上記Ｉ１０を読出さなければなら
ないということで、処理時間が長くなるという問題を有
するものであった。
目 的
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のメモリアクセス制御方法における
上述の如き問題を解消し、複数のＣＰＵが共有するメモ
リをアクセスする際、競合しないよう制御することによ
り、処理速度を向上させることを可能とするメモリアク
セス制御回路を提供することにある。
するところは、従来のメモリアクセス制御方法における
上述の如き問題を解消し、複数のＣＰＵが共有するメモ
リをアクセスする際、競合しないよう制御することによ
り、処理速度を向上させることを可能とするメモリアク
セス制御回路を提供することにある。
構 成
本発明の上記目的は、複数のＣＰＵがメモリを共有する
システムにおいて、前記複数のＣＰＵからのメモリアク
セス信号をラッチする複数のラッチ手段と、該複数のラ
ッチ手段の出力が競合した場合にその優先順位を決定す
る優先順位決定回路および該優先順位決定回路の出力か
ら前記複数のＣＰＵのうちの、いずれか１つに対するメ
モリアクセス許可信号を作成する手段を設けたことを特
徴とするメモリアクセス制御回路によって達成される。
システムにおいて、前記複数のＣＰＵからのメモリアク
セス信号をラッチする複数のラッチ手段と、該複数のラ
ッチ手段の出力が競合した場合にその優先順位を決定す
る優先順位決定回路および該優先順位決定回路の出力か
ら前記複数のＣＰＵのうちの、いずれか１つに対するメ
モリアクセス許可信号を作成する手段を設けたことを特
徴とするメモリアクセス制御回路によって達成される。
以下、実施例に基づいて、本発明の構成をより詳細に説
明する。
明する。
第３図は本発明に係るメモリアクセス制御回路を用いた
システムを示す概略構成図である。図において、１，２
はＣＰＵ、３はメモリアクセス制御回路を示している。
システムを示す概略構成図である。図において、１，２
はＣＰＵ、３はメモリアクセス制御回路を示している。
また、ＭＥＭＩ、ＭＥＭ２は、それぞれ、ＣＰＵＩ、Ｃ
ＰＵ２がらのメモリアクセス信号を、ＲＤＹＩ、ＲＤＹ
２は、それぞれ、ＣＰＵＩ、ＣＰＵ２へのメモリアクセ
ス許可信号を示している。
ＰＵ２がらのメモリアクセス信号を、ＲＤＹＩ、ＲＤＹ
２は、それぞれ、ＣＰＵＩ、ＣＰＵ２へのメモリアクセ
ス許可信号を示している。
第１図は上記メモリアクセス制御回路３の詳細を示す構
成図である。図において、１１および１２はアンドゲー
ト（ＡＮＤ）、１３〜１６はブリップフロップ（以下、
ｒＦ／ＦＪという）、１７は優先順位決定回路を示して
いる。また、■〜■は、後述する信号を示している。
成図である。図において、１１および１２はアンドゲー
ト（ＡＮＤ）、１３〜１６はブリップフロップ（以下、
ｒＦ／ＦＪという）、１７は優先順位決定回路を示して
いる。また、■〜■は、後述する信号を示している。
上記優先順位決定回路１７は、２つのインバータ（Ｉ
ＮＶ）１８．１９およびアンドゲート（ＡＮＤ）２０か
ら成っている。
ＮＶ）１８．１９およびアンドゲート（ＡＮＤ）２０か
ら成っている。
第２図はクロック信号（以下、ｒＣＬＫＪという）に基
づく、上記各信号の変化を示すタイミングチャートであ
る。
づく、上記各信号の変化を示すタイミングチャートであ
る。
以下、第１図、第２図に基づいて１本実施例の動作を説
明する。
明する。
まず、初期状態においては、Ｆ／Ｆ１３〜１６の出力Ｑ
（■〜■）は２１０″′である。
（■〜■）は２１０″′である。
次に、ＣＰＵＩおよびＣＰＵ２から前記メモリアクセス
信号ＭＥＭＩ、ＭＥＭ２が出力された場合、該メモリア
クセス信号ＭＥＭＩ、ＭＥＭ２はアンドゲート１１．１
２を通り、Ｆ／Ｆ１３． Ｆ／Ｆ１４に入力される（
信号■、■）。
信号ＭＥＭＩ、ＭＥＭ２が出力された場合、該メモリア
クセス信号ＭＥＭＩ、ＭＥＭ２はアンドゲート１１．１
２を通り、Ｆ／Ｆ１３． Ｆ／Ｆ１４に入力される（
信号■、■）。
次に、ＣＬＫのタイミング（Ａ）により、上述のＦ／Ｆ
１３．Ｆ／Ｆ１４の出力■、■が（（１＋３となるが、
後述する上記優先順位決定回路１７の作用によって上記
出力■が選択される。
１３．Ｆ／Ｆ１４の出力■、■が（（１＋３となるが、
後述する上記優先順位決定回路１７の作用によって上記
出力■が選択される。
以下、これについて、詳細に説明する。
上記Ｆ／Ｆ１３の出力■がＩＩ １７１になると、優先
順位決定回路１７内のＩＮＶ１８により、信号■は′０
″となり、ＡＮＤ１２の出力信号■が１１０ ｙｌとな
って、ＣＬＫのタイミング（Ｂ）で、Ｆ ／ Ｆ １４
の出力■も“０”となる。
順位決定回路１７内のＩＮＶ１８により、信号■は′０
″となり、ＡＮＤ１２の出力信号■が１１０ ｙｌとな
って、ＣＬＫのタイミング（Ｂ）で、Ｆ ／ Ｆ １４
の出力■も“０”となる。
これと同時に、Ｆ ／ Ｆ １５の出力■のＲＤＹｌが
“１”となり、ＣＰＵＩへのメモリアクセス許可信号が
出力される。
“１”となり、ＣＰＵＩへのメモリアクセス許可信号が
出力される。
ＣＰＵＩは、メモリアクセスが終了すると、メモリアク
セス信号ＭＥＭＩを１１０ ′＋にする。これにより、
ＣＬＫのタイミング（Ｃ）で、Ｆ／Ｆ１３の出力■は“
０１′となる。
セス信号ＭＥＭＩを１１０ ′＋にする。これにより、
ＣＬＫのタイミング（Ｃ）で、Ｆ／Ｆ１３の出力■は“
０１′となる。
この結果、前記信号■のレベルがＩｔ Ｉ ＩＩとなり
、ＣＬＫのタイミング（Ｄ）で、Ｆ ／ Ｆ １４の出
力■が“１″、Ｆ ／ Ｆ １５の出力■が“０″とな
って、ＣＰＵ１へのメモリアクセス許可信号ＲＤＹ１が
出力されなくなる。
、ＣＬＫのタイミング（Ｄ）で、Ｆ ／ Ｆ １４の出
力■が“１″、Ｆ ／ Ｆ １５の出力■が“０″とな
って、ＣＰＵ１へのメモリアクセス許可信号ＲＤＹ１が
出力されなくなる。
このとき、ＣＰＵ２のメモリアクセス信号ＭＥＭ２がま
だ出力されていれば、上記Ｆ ／ Ｆ １４の出力■が
“１″になったことから、ＣＬＫのタイミング（Ｅ）で
、Ｆ ／ Ｆ １６の出力■がＩＩ １７１となり、ｃ
ｐＵ２へのメモリアクセス許可信号ＲＤＹ２が出力され
、ＣＰＵ２のメモリアクセスが可能になる。
だ出力されていれば、上記Ｆ ／ Ｆ １４の出力■が
“１″になったことから、ＣＬＫのタイミング（Ｅ）で
、Ｆ ／ Ｆ １６の出力■がＩＩ １７１となり、ｃ
ｐＵ２へのメモリアクセス許可信号ＲＤＹ２が出力され
、ＣＰＵ２のメモリアクセスが可能になる。
ＣＰＵ２は、メモリアクセスが終了すると、メモリアク
セス信号ＭＥＭ２を“０″にする。これにより、ＣＬＫ
のタイミング（Ｆ）で、Ｆ ／ Ｆ １４の出力■がＩ
ｔ Ｏｊｌになり、ＣＬＫのタイミング（Ｇ）で、Ｆ／
Ｆ１６の出力■がＩＩ Ｏｕになって、一連の動作が終
了したことになる。
セス信号ＭＥＭ２を“０″にする。これにより、ＣＬＫ
のタイミング（Ｆ）で、Ｆ ／ Ｆ １４の出力■がＩ
ｔ Ｏｊｌになり、ＣＬＫのタイミング（Ｇ）で、Ｆ／
Ｆ１６の出力■がＩＩ Ｏｕになって、一連の動作が終
了したことになる。
上述の如く、本実施例によれば、ＣＰＵＩとＣＰＵ２の
メモリアクセスが同時に入力された場合には、ＣＰＵＩ
の方を優先してメモリアクセス許可信号ＲＤＹＩを出力
することが可能になる。
メモリアクセスが同時に入力された場合には、ＣＰＵＩ
の方を優先してメモリアクセス許可信号ＲＤＹＩを出力
することが可能になる。
もちろん、ＣＰＵ２が、ＣＰＵＩよりＩＣＬＫサイクル
早くメモリアクセス信号ＭＥＭ２を出力すれば、ＣＰ
Ｕ ］、が待ち状態になり、ＣＰＵ２にメモリアクセス
許可信号ＲＤＹ２が与えられ、ＣＰＵ２のメモリアクセ
スが終了してから、ＣＰＵ１のメモリアクセスが開始さ
れることになる。
早くメモリアクセス信号ＭＥＭ２を出力すれば、ＣＰ
Ｕ ］、が待ち状態になり、ＣＰＵ２にメモリアクセス
許可信号ＲＤＹ２が与えられ、ＣＰＵ２のメモリアクセ
スが終了してから、ＣＰＵ１のメモリアクセスが開始さ
れることになる。
上記実施例においては、優先順位決定回路１７として、
インバータとアンドゲートの組合せにより構成された回
路を用いた例を示したが、本発明はこれに限定されるべ
きものではなく、他の構成による優先順位決定回路を用
いても良いことは言うまでもないことである。
インバータとアンドゲートの組合せにより構成された回
路を用いた例を示したが、本発明はこれに限定されるべ
きものではなく、他の構成による優先順位決定回路を用
いても良いことは言うまでもないことである。
効 果
以上述べた如く１本発明によれば、複数のＣＰＵがメモ
リを共有するシステムにおいて、前記複数のＣＰＵから
のメモリアクセス信号をラッチする複数のラッチ手段と
、該複数のラッチ手段の出力が競合した場合にその優先
順位を決定する優先順位決定回路および該優先順位決定
回路の出力から前記複数のＣＰＵのうちの、いずれか１
つに対するメモリアクセス許可信号を作成する手段を設
けたことにより、複数のＣＰＵが共有するメモリをアク
セスする際、競合しないよう制御し、処理速度を向上さ
せることを可能とするメモリアクセス制御回路を実現で
きるという顕著な効果を奏するものである。
リを共有するシステムにおいて、前記複数のＣＰＵから
のメモリアクセス信号をラッチする複数のラッチ手段と
、該複数のラッチ手段の出力が競合した場合にその優先
順位を決定する優先順位決定回路および該優先順位決定
回路の出力から前記複数のＣＰＵのうちの、いずれか１
つに対するメモリアクセス許可信号を作成する手段を設
けたことにより、複数のＣＰＵが共有するメモリをアク
セスする際、競合しないよう制御し、処理速度を向上さ
せることを可能とするメモリアクセス制御回路を実現で
きるという顕著な効果を奏するものである。
第１図は本発明の一実施例を示すメモリアクセス制御回
路の詳細を示す構成図、第２図はその動作を示すタイミ
ングチャート、第３図は本発明に係るメモリアクセス制
御回路を用いたシステムを示す概略構成図である。 １．２：ＣＰＵ、３：メモリアクセス制御回路、ＭＥＭ
Ｉ、ＭＥＭ２ ：メモリアクセス信号、ＲＤＹｌ、ＲＤ
Ｙ２：メモリアクセス許可信号、１１゜１２．２０：
ＡＮＤ、１３〜１６：Ｆ／Ｆ、１７：優先順位決定回路
、１８．１９： Ｉ ＮＶ、■〜■：信号。 第 ２ 図 第 ３ 図
路の詳細を示す構成図、第２図はその動作を示すタイミ
ングチャート、第３図は本発明に係るメモリアクセス制
御回路を用いたシステムを示す概略構成図である。 １．２：ＣＰＵ、３：メモリアクセス制御回路、ＭＥＭ
Ｉ、ＭＥＭ２ ：メモリアクセス信号、ＲＤＹｌ、ＲＤ
Ｙ２：メモリアクセス許可信号、１１゜１２．２０：
ＡＮＤ、１３〜１６：Ｆ／Ｆ、１７：優先順位決定回路
、１８．１９： Ｉ ＮＶ、■〜■：信号。 第 ２ 図 第 ３ 図
Claims (1)
- （１）複数のＣＰＵがメモリを共有するシステムにおい
て、前記複数のＣＰＵからのメモリアクセス信号をラッ
チする複数のラッチ手段と、該複数のラッチ手段の出力
が競合した場合にその優先順位を決定する優先順位決定
回路および該優先順位決定回路の出力から前記複数のＣ
ＰＵのうちのいずれか１つに対するメモリアクセス許可
信号を作成する手段を設けたことを特徴とするメモリア
クセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1622886A JPS62173560A (ja) | 1986-01-27 | 1986-01-27 | メモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1622886A JPS62173560A (ja) | 1986-01-27 | 1986-01-27 | メモリアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62173560A true JPS62173560A (ja) | 1987-07-30 |
Family
ID=11910685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1622886A Pending JPS62173560A (ja) | 1986-01-27 | 1986-01-27 | メモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62173560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059518A (ja) * | 2004-07-29 | 2006-03-02 | Magnachip Semiconductor Ltd | 複数入力信号によるプロセス衝突の防止装置 |
-
1986
- 1986-01-27 JP JP1622886A patent/JPS62173560A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059518A (ja) * | 2004-07-29 | 2006-03-02 | Magnachip Semiconductor Ltd | 複数入力信号によるプロセス衝突の防止装置 |
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