JPH01318139A - マルチマイクロプロセッサ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、複数個のマイクロプロセッサ（ＭＰＵ）を結
合して処理能力の向上と処理機能の分散化を図ったマル
チマイクロプロセッサ方式に係り。

特にウェイト機能を持たないマイクロプロセッサを用い
る場合のマルチマイクロプロセッサ方式に関するもので
ある。

（従来の技術） マイクロプロセッサ（ＭＰＵ）は、あらゆる分野の制御
装置に用いら九でいる。それらの装置のうちで窩速制御
を必要とする装置、又は機能の分散化が右利となる装置
では、複数個のマイクロプロセッサを用いて装置を構成
している。このようなマルチプロセッサ方式においては
、複数のＭＰＵが同一のメモリ内容やＩ１０データを使
用するので、複数のＭＰＵが同一のデバイスと共通のシ
ステムバスを介して共有結合する。

したがって、マルチプロセッサ方式では複数のＭＰＵが
同一のデバイスを同時にアクセスする状態が発生する。

これを競合といい、競合が発生した時は、各々のＭＰＵ
からのアクセス要求を調停し、あらかじめ決められた優
先順位によってアクセス権を与える。これをアクセス調
停という。

通常この調停回路は、ハード・ウェアで構成し優先順位
によって、優先度の高いＭＰＵへアクセス権を与え、優
先度の低いＭＰＵに対しては、ウェイトをかけることに
よって調停させる・上記マルチプロセッサ方式の調停回
路は、各々のＭＰＵがウェイト機能を有する場合である
。各々のＭＰＵがウェイト機能を持たないつまり、ウェ
イトステートを挿入する専用制御入力ピンを持たない場
合、次の様な方法をとる。

■　複数のＭＰＵを時系列処理して使用する。

各々のＭＰＵの同期をとり、共有デバイスのアクセスを
時分割処理し、個々のＭＰＵのアクセスできる時間（タ
イミング）を限定し、必ず複数のＭＰＵが同時にアクセ
スしないようにする（アクセス競合をなくす） ■　各々のＭＰＵのアクセス状態を監視する。

各々のＭＰＵが、共有デバイスを使用しているか、いな
いかの状態を確認しながら共有デバイスを使用する。も
し他のＭＰＵが使用しているときは、それが終了するま
で、待ちつづける。

第６図に２個のＭＰＵを用いた場合の従来構成を示し、
第７図、第８図にそのＭＰＵの共有デバイス・アクセス
処理フローを示す、それぞれのＭＰＵのＩ１０ポートに
は他のＭＰＵからの共有デバイスアクセス要求のＲＥＱ
信号と応答のＡＣＫ信号のポートが割付けられている。

第７図に示すようにＭＰＵＩは、共有デバイス・アクセ
ス処理に入るとＲＥＱ信号をＯＮＬ、ＭＰＵ２からΔＣ
Ｋ信号がＯＮされたことを確認した後共有デバイスとに
ＭＰＵＩからのＲＥＱ信号を監視し、ＲＥＱ信号がＯＮ
になったらへＣＫ信号をＯＮして、アクセス権をＭＰＵ
Ｉへ与える。そして、ＭＰＵＩがアクセス終了し、ＲＥ
Ｑ信号が○ＦＦＬ、たらＡようにＭＰＵ２自身が共有デ
バイス３をアクセスする時の処理でＭＰＵＩからのＲＥ
Ｑ信号がＯＮしていなければ、ＡＣＫをＯＦＦにして共
有デバイスをアクセスする。共有デバイス、アクセス中
は必ずＡＣＫ信号はＯＦＦのままにし、ＭＰＵ１にアク
セス権を与えない。

（発明が解決しようとする課題） しかしながら、上記従来方式には次のような問題がある
。

各々のＭＰＵの処理は、第７図の処理フローに示す様に
ＲＥＱ、ＡＣＫ信号を監視せねばならず、かつ、ＭＰＵ
２は、タイマー処理にてＭＰＵ１を監視しなければなら
ない。前記（１）の場合、共有デバイスをアクセスする
タイミングが限定されるためシステム全体の処理が、こ
のタイミングに左右され特に高速処理のネックになる。

前記■の場合も、ＲＥＱ、ＡＣＫ信号を監視せねばなら
ず、特にＭＰＵ２はタイマー処理が含まれるので、プロ
グラムに負荷がかかる。また、ＭＰＵの数が多くなると
、他のＭＰＵの監視処理が複雑になり、ＭＰＵのＩ１０
ポートの調停回路を専用する領域が増大する。

したがってウェイトを持たないＭＰＵの共有結合処理は
、プログラムに負荷がかかり、処理効率が悪く、システ
ムのスループットが低下してしまう。

本発明は、上記問題点を解決するためになされたもので
あり、システムのスループットを向上させたマルチプロ
セッサ方式を提供することを目的としている。

〔発明の構成〕

（課題を解決するための手段） 上記目的を達成するために本発明は、複数のマイクロプ
ロセッサにより共有されるデバイスを備え分散処理を行
う装置において、ウェイト機能を持たない複数のマイク
ロプロセッサと、それぞれのマイクロプロセッサへクロ
ックを供給するそれぞれのクロック制御部と、複数のマ
イクロプロセッサが前記デバイスを同時にアクセスした
とき、予め定められた優先順位に従って、優先順位の低
いマイクロプロセッサのクロック制御部のクロックを中
止するアクセス調停部を設はマルチマイクロプロセッサ
のシステムを構成する。

（作　　用） ス調停部からの指令により優先順位の低いマイクロプロ
セッサのクロック制御部のクロック出力を中止して待ち
状態としシステムバスを優先順位の高いマイクロプロセ
ッサに開放して専用させる作用を行う。

（実　施　例） 第１図は１本発明のマルチマイクロプロセッサ方式によ
る一実施例のブロック構成図でＭＰＵが２個の場合の例
を示したものである。

同図において、１，２はウェイト機能を持たないマイク
ロプロセッサ（ＭＰＵ）、３はメモリや入出力装置等の
共有デバイス、４，５は共有デバイスをアクセスしたこ
とを検出するアドレスデコーダ、６はアクセスが競合し
たとき優先順位の低いＭＰＵへウェイト信号を与えるア
クセス調停部、７．８はＭＰＵＩ、２に対し基本動作ク
ロックを供給するクロック制御部、９はエラー処理部、
１０〜１３はＭＰＵＩ、２をアドレスバスおよびデータ
バスに接続制御するシステムバスゲートである。

−カルシステムバスに接続されているものとする。

上記構成において、ＭＰＵＩ、２が共有デバイス３をア
クセスするとアドレスデコーダ４，５はアクセス要求信
号ＲＥＱＩ、ＲＥＱ２をアクセス調停部６へ出力してシ
ステムバスの要求を行う。

共有デバイスが複数の場合、アドレスデコーダ４゜５は
共有デバイスのチップセレクト信号の論理和優先順位の
低いＭＰＵのクロック制御部のウェイト信号をアクティ
ブにする。これにより該クロック制御部はＭＰＵへのク
ロック出力を一時中止してシステムバスを開放する。ク
ロックが停止するとＭＰＵはプログラムカウンタの値を
保持した状態で処理を中止する。優先順位の高いＭＰＵ
のアクセス要求がなくなるとアクセス調停部６は上記ウ
ェイト信号をノンアクティブにして優先順位の低いＭＰ
Ｕのクロック出力を再開し共有デバイスへのアクセスを
行う、従って、全体から見ると。

あたかもウェイトステートが挿入されたと同様のＭＰＵ
１．２が共有デバイスへアクセスしてないとき、アクセ
ス要求信号ＲＥＱＩ、ＲＥＱ２は共にノンアクティブで
“Ｉ”となりインバータ６１Ａ　。

６１Ｂの出力は共に“０”となる、従って、ウェイト信
号ＷＡＩＴＩ、ＷＡＩＴ２は共に“１”となりノンアク
ティブとなる。また、フリップフロップ６５Ａ。

６５Ｂのデータ入力は“０”となるのでその出力Ａ、Ｂ
は共に“０″となる。

これによりアンドゲート６８の入力条件Ａ−Ｂ。

が成立しＢＵＳＹ信号が“１”となってアンドゲート６
３Ａ、　６３Ｂを開いた状態とする。ＭＰＵＩ、２のい
ずれか一方が共有デバイスをアクセスすると該フリップ
フロップがセットされ自己保持すると共にＢＵＳＹ信号
を“０″にする。

これにより他方のＭＰＵが後から共有デバイスをアクセ
スしても該フリップフロップがセットされず該ウェイト
信号を０″′（アクティブ）とし、該クロック制御部の
クロックの出力を中止して他方のＭＰＵの動作を一時中
止する。先に共有デバイスをアクセスしたーノＮｐＵの
アクセス要求信号がノンアクティブになると上記フリッ
プフロップがセットされ上記ウェイト信号がノンアクテ
ィブとなり他方のＭＰＵは共有デバイスをアクセスする
ことが可能となる。すなわち、共有デバイスのアクセス
は先取優先の機能を持つ。

ＭＰＵＩ、２が同時に共有デバイスをアクセスしたとき
、フリップフロップ６５Ａ、　６５［１は共にセットさ
れる。しかし、アンドゲート６７Ｂの出力はＩＩ　Ｉ　
１１の状態を維持するのでＷＡ　Ｉ　Ｔ　２は１１０　
Ｉｔ　（アクティブ）になりＭＰＵ２へのクロックは中
止される。

これにより、共有デバイスへのアクセスが競合したとき
ＭＰＵ１が優先してアクセスされる。

クロック制御部７，８の詳細回路を第３図に示す。

クロック供給部７ＩはＭＰＵの基本動作クロックＣＬＫ
を供給する。ウェイト信号ＷＡＩＴが“１″（ノンアク
ティブ）のときフリップフロップ７２の出力信号ＳＴは
１１１　Ｉ＋となりオアゲート７４を介しアンドゲート
７５が開かれクロック信号ＣＬＫはＭＰＵＣＬＫ信号と
してＭＰＵへ供給される。信号ＷＡＴ下がパ０′″（ア
クティブ）になるとフリップフロップ７２の出力信号Ｓ
ＴはクロックＣＬＫに同期して信号ＳＴはクロックＣＬ
Ｋに同期して “１”に戻り再びＭＰＵＣＬＫ信号を出力する。

この状態を第４図のタイムチャーサに示す。第４図はＭ
ＰＵのクロック動作をクロックの立上りに同期するアッ
プエツジ動作の例で示したが、ＭＰＵのステータスに応
じ、クロックの立下りに同期するダウンエツジ動体全て
もよい。これによっもＭＰＵのステータスに同期してＭ
ＰＵＣＬＫ信号は停止、あるいは開始するのでクロック
の停止あるいは開始時のＭＰＵの誤動作を防止すること
ができる。

クロック制御部７，８に設けたカウンタ回路７３はフリ
ップフロップ７２の出力信号音〒°がｕ　Ｏ＃）　（ア
クティブ）になった時点ｔ１以後のクロック信号ＣＬＫ
をカウントし、所定の数を越えたときエラー信号ＥＲＲ
を“１”にする。このエラー信号ＥＲＲはオアゲート４
を介してアンドゲート７５を開くのでウェイト信号ＷＡ
　Ｉ　Ｔが“０”（アクティブ）の状態でもクロックＭ
ＰＵＣＬＫの出力を再開する。

また、エラー信号ＥＲＲはエラー処理部９に入力されエ
ラー処理を行い、エラー処理部９から該ＭＰＵヘエラー
検出信号を出力する。

これにより、ＭＰＵがウェイト中に他のＭＰＵがエラー
を発生したとき、全ＭＰＵがシステムロックされるのを
防止することができる。

なお、第１図はＭＰＵが２個の場合について説明したが
、それ以上の場合についても同様の思想で拡張すること
ができる。第５図はＭＰＵが３個の場合のアクセス調停
部の詳細回路例を示したもので、アクセス要求信号の優
先順位はＲＥＱＩ＞ＲＥＱ２＞ＲＥＱ３の例である。

〔発明の効果〕

以上説明したように１本発明によればウェイト機能を持
たないＤＣレベルからの入力クロックがセス調停による
ＭＰＵのウェイト動作を、ＭＰＵの入力クロックを停止
させることによって調整するようにしたので、プログラ
ムによるウェイト処理がなくなり、処理効率が増し、シ
ステムのスループットが向上し、その結果システムの信
頼性が向上するマルチマイクロプロセッサ方式を提供す
ることができる。

【図面の簡単な説明】

第１図は本発明のマルチプロセッサ方式による一実施例
のブロック構成図、第２図はアクセス調停部６の詳細回
路図、第３図はクロック制御部７゜８の詳細回路図、第
４図は本発明の詳細な説明するためのタイミング・チャ
ート、第５図はＭＰＵが３個の場合のアクセス調停部の
詳細回路図、第６図は従来のマルチマイクロプロセッサ
方式のシに ステム構成図、第７図へ従来のＭＰＵＩ側の共有デバイ
スアクセス処理を示すフローチャート、第８図は、従来
のＭＰＵ２側のタイマー処理と共有デバイスアクセス処
理を示すフローチャートである。 １．２・・・マイクロプロセッサ（ＭＰＵ）３・・・共
有デバイス ４．５・・・アドレスデコーダ ６・・・アクセス調停部 ７．８・・・クロック制御部 ９・・・エラー処理部 １０〜１３・・・システムバスゲート 代理人　弁理士　則　近　恵　佑 同　　第子丸　健 第１図 第２図 第３図 ｔ＋ 第　　４　　図 第　　７　　図 ６／Ａ　　　　　　　　　　　　　　　　　　　　　　
　Ｗ第　　５　　図 （σＪ 第　　８　　図 第　　８　　図

Claims (1)

【特許請求の範囲】
1. 　複数のマイクロプロセッサにより共有されるデバイス
   を備え分散処理を行う装置において、ウェイト機能を持
   たない複数のマイクロプロセッサと、それぞれのマイク
   ロプロセッサへクロックを供給するそれぞれのクロック
   制御部と、複数のマイクロプロセッサが前記デバイスを
   同時にアクセスしたとき、予め定められた優先順位に従
   って、優先順位の低いマイクロプロセッサのクロック制
   御部のクロックを中止するアクセス調停部を設けたこと
   を特徴とするマルチマイクロプロセッサ方式。