JPH01318139A - マルチマイクロプロセッサ方式 - Google Patents
マルチマイクロプロセッサ方式Info
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- JPH01318139A JPH01318139A JP15008588A JP15008588A JPH01318139A JP H01318139 A JPH01318139 A JP H01318139A JP 15008588 A JP15008588 A JP 15008588A JP 15008588 A JP15008588 A JP 15008588A JP H01318139 A JPH01318139 A JP H01318139A
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- Japan
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- access
- mpus
- mpu
- shared device
- clock
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- Pending
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- 230000006870 function Effects 0.000 abstract description 10
- 101100524347 Xenopus laevis req-b gene Proteins 0.000 abstract description 4
- 101100524346 Xenopus laevis req-a gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は、複数個のマイクロプロセッサ(MPU)を結
合して処理能力の向上と処理機能の分散化を図ったマル
チマイクロプロセッサ方式に係り。
合して処理能力の向上と処理機能の分散化を図ったマル
チマイクロプロセッサ方式に係り。
特にウェイト機能を持たないマイクロプロセッサを用い
る場合のマルチマイクロプロセッサ方式に関するもので
ある。
る場合のマルチマイクロプロセッサ方式に関するもので
ある。
(従来の技術)
マイクロプロセッサ(MPU)は、あらゆる分野の制御
装置に用いら九でいる。それらの装置のうちで窩速制御
を必要とする装置、又は機能の分散化が右利となる装置
では、複数個のマイクロプロセッサを用いて装置を構成
している。このようなマルチプロセッサ方式においては
、複数のMPUが同一のメモリ内容やI10データを使
用するので、複数のMPUが同一のデバイスと共通のシ
ステムバスを介して共有結合する。
装置に用いら九でいる。それらの装置のうちで窩速制御
を必要とする装置、又は機能の分散化が右利となる装置
では、複数個のマイクロプロセッサを用いて装置を構成
している。このようなマルチプロセッサ方式においては
、複数のMPUが同一のメモリ内容やI10データを使
用するので、複数のMPUが同一のデバイスと共通のシ
ステムバスを介して共有結合する。
したがって、マルチプロセッサ方式では複数のMPUが
同一のデバイスを同時にアクセスする状態が発生する。
同一のデバイスを同時にアクセスする状態が発生する。
これを競合といい、競合が発生した時は、各々のMPU
からのアクセス要求を調停し、あらかじめ決められた優
先順位によってアクセス権を与える。これをアクセス調
停という。
からのアクセス要求を調停し、あらかじめ決められた優
先順位によってアクセス権を与える。これをアクセス調
停という。
通常この調停回路は、ハード・ウェアで構成し優先順位
によって、優先度の高いMPUへアクセス権を与え、優
先度の低いMPUに対しては、ウェイトをかけることに
よって調停させる・上記マルチプロセッサ方式の調停回
路は、各々のMPUがウェイト機能を有する場合である
。各々のMPUがウェイト機能を持たないつまり、ウェ
イトステートを挿入する専用制御入力ピンを持たない場
合、次の様な方法をとる。
によって、優先度の高いMPUへアクセス権を与え、優
先度の低いMPUに対しては、ウェイトをかけることに
よって調停させる・上記マルチプロセッサ方式の調停回
路は、各々のMPUがウェイト機能を有する場合である
。各々のMPUがウェイト機能を持たないつまり、ウェ
イトステートを挿入する専用制御入力ピンを持たない場
合、次の様な方法をとる。
■ 複数のMPUを時系列処理して使用する。
各々のMPUの同期をとり、共有デバイスのアクセスを
時分割処理し、個々のMPUのアクセスできる時間(タ
イミング)を限定し、必ず複数のMPUが同時にアクセ
スしないようにする(アクセス競合をなくす) ■ 各々のMPUのアクセス状態を監視する。
時分割処理し、個々のMPUのアクセスできる時間(タ
イミング)を限定し、必ず複数のMPUが同時にアクセ
スしないようにする(アクセス競合をなくす) ■ 各々のMPUのアクセス状態を監視する。
各々のMPUが、共有デバイスを使用しているか、いな
いかの状態を確認しながら共有デバイスを使用する。も
し他のMPUが使用しているときは、それが終了するま
で、待ちつづける。
いかの状態を確認しながら共有デバイスを使用する。も
し他のMPUが使用しているときは、それが終了するま
で、待ちつづける。
第6図に2個のMPUを用いた場合の従来構成を示し、
第7図、第8図にそのMPUの共有デバイス・アクセス
処理フローを示す、それぞれのMPUのI10ポートに
は他のMPUからの共有デバイスアクセス要求のREQ
信号と応答のACK信号のポートが割付けられている。
第7図、第8図にそのMPUの共有デバイス・アクセス
処理フローを示す、それぞれのMPUのI10ポートに
は他のMPUからの共有デバイスアクセス要求のREQ
信号と応答のACK信号のポートが割付けられている。
第7図に示すようにMPUIは、共有デバイス・アクセ
ス処理に入るとREQ信号をONL、MPU2からΔC
K信号がONされたことを確認した後共有デバイスとに
MPUIからのREQ信号を監視し、REQ信号がON
になったらへCK信号をONして、アクセス権をMPU
Iへ与える。そして、MPUIがアクセス終了し、RE
Q信号が○FFL、たらAようにMPU2自身が共有デ
バイス3をアクセスする時の処理でMPUIからのRE
Q信号がONしていなければ、ACKをOFFにして共
有デバイスをアクセスする。共有デバイス、アクセス中
は必ずACK信号はOFFのままにし、MPU1にアク
セス権を与えない。
ス処理に入るとREQ信号をONL、MPU2からΔC
K信号がONされたことを確認した後共有デバイスとに
MPUIからのREQ信号を監視し、REQ信号がON
になったらへCK信号をONして、アクセス権をMPU
Iへ与える。そして、MPUIがアクセス終了し、RE
Q信号が○FFL、たらAようにMPU2自身が共有デ
バイス3をアクセスする時の処理でMPUIからのRE
Q信号がONしていなければ、ACKをOFFにして共
有デバイスをアクセスする。共有デバイス、アクセス中
は必ずACK信号はOFFのままにし、MPU1にアク
セス権を与えない。
(発明が解決しようとする課題)
しかしながら、上記従来方式には次のような問題がある
。
。
各々のMPUの処理は、第7図の処理フローに示す様に
REQ、ACK信号を監視せねばならず、かつ、MPU
2は、タイマー処理にてMPU1を監視しなければなら
ない。前記(1)の場合、共有デバイスをアクセスする
タイミングが限定されるためシステム全体の処理が、こ
のタイミングに左右され特に高速処理のネックになる。
REQ、ACK信号を監視せねばならず、かつ、MPU
2は、タイマー処理にてMPU1を監視しなければなら
ない。前記(1)の場合、共有デバイスをアクセスする
タイミングが限定されるためシステム全体の処理が、こ
のタイミングに左右され特に高速処理のネックになる。
前記■の場合も、REQ、ACK信号を監視せねばなら
ず、特にMPU2はタイマー処理が含まれるので、プロ
グラムに負荷がかかる。また、MPUの数が多くなると
、他のMPUの監視処理が複雑になり、MPUのI10
ポートの調停回路を専用する領域が増大する。
ず、特にMPU2はタイマー処理が含まれるので、プロ
グラムに負荷がかかる。また、MPUの数が多くなると
、他のMPUの監視処理が複雑になり、MPUのI10
ポートの調停回路を専用する領域が増大する。
したがってウェイトを持たないMPUの共有結合処理は
、プログラムに負荷がかかり、処理効率が悪く、システ
ムのスループットが低下してしまう。
、プログラムに負荷がかかり、処理効率が悪く、システ
ムのスループットが低下してしまう。
本発明は、上記問題点を解決するためになされたもので
あり、システムのスループットを向上させたマルチプロ
セッサ方式を提供することを目的としている。
あり、システムのスループットを向上させたマルチプロ
セッサ方式を提供することを目的としている。
(課題を解決するための手段)
上記目的を達成するために本発明は、複数のマイクロプ
ロセッサにより共有されるデバイスを備え分散処理を行
う装置において、ウェイト機能を持たない複数のマイク
ロプロセッサと、それぞれのマイクロプロセッサへクロ
ックを供給するそれぞれのクロック制御部と、複数のマ
イクロプロセッサが前記デバイスを同時にアクセスした
とき、予め定められた優先順位に従って、優先順位の低
いマイクロプロセッサのクロック制御部のクロックを中
止するアクセス調停部を設はマルチマイクロプロセッサ
のシステムを構成する。
ロセッサにより共有されるデバイスを備え分散処理を行
う装置において、ウェイト機能を持たない複数のマイク
ロプロセッサと、それぞれのマイクロプロセッサへクロ
ックを供給するそれぞれのクロック制御部と、複数のマ
イクロプロセッサが前記デバイスを同時にアクセスした
とき、予め定められた優先順位に従って、優先順位の低
いマイクロプロセッサのクロック制御部のクロックを中
止するアクセス調停部を設はマルチマイクロプロセッサ
のシステムを構成する。
(作 用)
ス調停部からの指令により優先順位の低いマイクロプロ
セッサのクロック制御部のクロック出力を中止して待ち
状態としシステムバスを優先順位の高いマイクロプロセ
ッサに開放して専用させる作用を行う。
セッサのクロック制御部のクロック出力を中止して待ち
状態としシステムバスを優先順位の高いマイクロプロセ
ッサに開放して専用させる作用を行う。
(実 施 例)
第1図は1本発明のマルチマイクロプロセッサ方式によ
る一実施例のブロック構成図でMPUが2個の場合の例
を示したものである。
る一実施例のブロック構成図でMPUが2個の場合の例
を示したものである。
同図において、1,2はウェイト機能を持たないマイク
ロプロセッサ(MPU)、3はメモリや入出力装置等の
共有デバイス、4,5は共有デバイスをアクセスしたこ
とを検出するアドレスデコーダ、6はアクセスが競合し
たとき優先順位の低いMPUへウェイト信号を与えるア
クセス調停部、7.8はMPUI、2に対し基本動作ク
ロックを供給するクロック制御部、9はエラー処理部、
10〜13はMPUI、2をアドレスバスおよびデータ
バスに接続制御するシステムバスゲートである。
ロプロセッサ(MPU)、3はメモリや入出力装置等の
共有デバイス、4,5は共有デバイスをアクセスしたこ
とを検出するアドレスデコーダ、6はアクセスが競合し
たとき優先順位の低いMPUへウェイト信号を与えるア
クセス調停部、7.8はMPUI、2に対し基本動作ク
ロックを供給するクロック制御部、9はエラー処理部、
10〜13はMPUI、2をアドレスバスおよびデータ
バスに接続制御するシステムバスゲートである。
−カルシステムバスに接続されているものとする。
上記構成において、MPUI、2が共有デバイス3をア
クセスするとアドレスデコーダ4,5はアクセス要求信
号REQI、REQ2をアクセス調停部6へ出力してシ
ステムバスの要求を行う。
クセスするとアドレスデコーダ4,5はアクセス要求信
号REQI、REQ2をアクセス調停部6へ出力してシ
ステムバスの要求を行う。
共有デバイスが複数の場合、アドレスデコーダ4゜5は
共有デバイスのチップセレクト信号の論理和優先順位の
低いMPUのクロック制御部のウェイト信号をアクティ
ブにする。これにより該クロック制御部はMPUへのク
ロック出力を一時中止してシステムバスを開放する。ク
ロックが停止するとMPUはプログラムカウンタの値を
保持した状態で処理を中止する。優先順位の高いMPU
のアクセス要求がなくなるとアクセス調停部6は上記ウ
ェイト信号をノンアクティブにして優先順位の低いMP
Uのクロック出力を再開し共有デバイスへのアクセスを
行う、従って、全体から見ると。
共有デバイスのチップセレクト信号の論理和優先順位の
低いMPUのクロック制御部のウェイト信号をアクティ
ブにする。これにより該クロック制御部はMPUへのク
ロック出力を一時中止してシステムバスを開放する。ク
ロックが停止するとMPUはプログラムカウンタの値を
保持した状態で処理を中止する。優先順位の高いMPU
のアクセス要求がなくなるとアクセス調停部6は上記ウ
ェイト信号をノンアクティブにして優先順位の低いMP
Uのクロック出力を再開し共有デバイスへのアクセスを
行う、従って、全体から見ると。
あたかもウェイトステートが挿入されたと同様のMPU
1.2が共有デバイスへアクセスしてないとき、アクセ
ス要求信号REQI、REQ2は共にノンアクティブで
“I”となりインバータ61A 。
1.2が共有デバイスへアクセスしてないとき、アクセ
ス要求信号REQI、REQ2は共にノンアクティブで
“I”となりインバータ61A 。
61Bの出力は共に“0”となる、従って、ウェイト信
号WAITI、WAIT2は共に“1”となりノンアク
ティブとなる。また、フリップフロップ65A。
号WAITI、WAIT2は共に“1”となりノンアク
ティブとなる。また、フリップフロップ65A。
65Bのデータ入力は“0”となるのでその出力A、B
は共に“0″となる。
は共に“0″となる。
これによりアンドゲート68の入力条件A−B。
が成立しBUSY信号が“1”となってアンドゲート6
3A、 63Bを開いた状態とする。MPUI、2のい
ずれか一方が共有デバイスをアクセスすると該フリップ
フロップがセットされ自己保持すると共にBUSY信号
を“0″にする。
3A、 63Bを開いた状態とする。MPUI、2のい
ずれか一方が共有デバイスをアクセスすると該フリップ
フロップがセットされ自己保持すると共にBUSY信号
を“0″にする。
これにより他方のMPUが後から共有デバイスをアクセ
スしても該フリップフロップがセットされず該ウェイト
信号を0″′(アクティブ)とし、該クロック制御部の
クロックの出力を中止して他方のMPUの動作を一時中
止する。先に共有デバイスをアクセスしたーノNpUの
アクセス要求信号がノンアクティブになると上記フリッ
プフロップがセットされ上記ウェイト信号がノンアクテ
ィブとなり他方のMPUは共有デバイスをアクセスする
ことが可能となる。すなわち、共有デバイスのアクセス
は先取優先の機能を持つ。
スしても該フリップフロップがセットされず該ウェイト
信号を0″′(アクティブ)とし、該クロック制御部の
クロックの出力を中止して他方のMPUの動作を一時中
止する。先に共有デバイスをアクセスしたーノNpUの
アクセス要求信号がノンアクティブになると上記フリッ
プフロップがセットされ上記ウェイト信号がノンアクテ
ィブとなり他方のMPUは共有デバイスをアクセスする
ことが可能となる。すなわち、共有デバイスのアクセス
は先取優先の機能を持つ。
MPUI、2が同時に共有デバイスをアクセスしたとき
、フリップフロップ65A、 65[1は共にセットさ
れる。しかし、アンドゲート67Bの出力はII I
11の状態を維持するのでWA I T 2は110
It (アクティブ)になりMPU2へのクロックは中
止される。
、フリップフロップ65A、 65[1は共にセットさ
れる。しかし、アンドゲート67Bの出力はII I
11の状態を維持するのでWA I T 2は110
It (アクティブ)になりMPU2へのクロックは中
止される。
これにより、共有デバイスへのアクセスが競合したとき
MPU1が優先してアクセスされる。
MPU1が優先してアクセスされる。
クロック制御部7,8の詳細回路を第3図に示す。
クロック供給部7IはMPUの基本動作クロックCLK
を供給する。ウェイト信号WAITが“1″(ノンアク
ティブ)のときフリップフロップ72の出力信号STは
111 I+となりオアゲート74を介しアンドゲート
75が開かれクロック信号CLKはMPUCLK信号と
してMPUへ供給される。信号WAT下がパ0′″(ア
クティブ)になるとフリップフロップ72の出力信号S
TはクロックCLKに同期して信号STはクロックCL
Kに同期して “1”に戻り再びMPUCLK信号を出力する。
を供給する。ウェイト信号WAITが“1″(ノンアク
ティブ)のときフリップフロップ72の出力信号STは
111 I+となりオアゲート74を介しアンドゲート
75が開かれクロック信号CLKはMPUCLK信号と
してMPUへ供給される。信号WAT下がパ0′″(ア
クティブ)になるとフリップフロップ72の出力信号S
TはクロックCLKに同期して信号STはクロックCL
Kに同期して “1”に戻り再びMPUCLK信号を出力する。
この状態を第4図のタイムチャーサに示す。第4図はM
PUのクロック動作をクロックの立上りに同期するアッ
プエツジ動作の例で示したが、MPUのステータスに応
じ、クロックの立下りに同期するダウンエツジ動体全て
もよい。これによっもMPUのステータスに同期してM
PUCLK信号は停止、あるいは開始するのでクロック
の停止あるいは開始時のMPUの誤動作を防止すること
ができる。
PUのクロック動作をクロックの立上りに同期するアッ
プエツジ動作の例で示したが、MPUのステータスに応
じ、クロックの立下りに同期するダウンエツジ動体全て
もよい。これによっもMPUのステータスに同期してM
PUCLK信号は停止、あるいは開始するのでクロック
の停止あるいは開始時のMPUの誤動作を防止すること
ができる。
クロック制御部7,8に設けたカウンタ回路73はフリ
ップフロップ72の出力信号音〒°がu O#) (ア
クティブ)になった時点t1以後のクロック信号CLK
をカウントし、所定の数を越えたときエラー信号ERR
を“1”にする。このエラー信号ERRはオアゲート4
を介してアンドゲート75を開くのでウェイト信号WA
I Tが“0”(アクティブ)の状態でもクロックM
PUCLKの出力を再開する。
ップフロップ72の出力信号音〒°がu O#) (ア
クティブ)になった時点t1以後のクロック信号CLK
をカウントし、所定の数を越えたときエラー信号ERR
を“1”にする。このエラー信号ERRはオアゲート4
を介してアンドゲート75を開くのでウェイト信号WA
I Tが“0”(アクティブ)の状態でもクロックM
PUCLKの出力を再開する。
また、エラー信号ERRはエラー処理部9に入力されエ
ラー処理を行い、エラー処理部9から該MPUヘエラー
検出信号を出力する。
ラー処理を行い、エラー処理部9から該MPUヘエラー
検出信号を出力する。
これにより、MPUがウェイト中に他のMPUがエラー
を発生したとき、全MPUがシステムロックされるのを
防止することができる。
を発生したとき、全MPUがシステムロックされるのを
防止することができる。
なお、第1図はMPUが2個の場合について説明したが
、それ以上の場合についても同様の思想で拡張すること
ができる。第5図はMPUが3個の場合のアクセス調停
部の詳細回路例を示したもので、アクセス要求信号の優
先順位はREQI>REQ2>REQ3の例である。
、それ以上の場合についても同様の思想で拡張すること
ができる。第5図はMPUが3個の場合のアクセス調停
部の詳細回路例を示したもので、アクセス要求信号の優
先順位はREQI>REQ2>REQ3の例である。
以上説明したように1本発明によればウェイト機能を持
たないDCレベルからの入力クロックがセス調停による
MPUのウェイト動作を、MPUの入力クロックを停止
させることによって調整するようにしたので、プログラ
ムによるウェイト処理がなくなり、処理効率が増し、シ
ステムのスループットが向上し、その結果システムの信
頼性が向上するマルチマイクロプロセッサ方式を提供す
ることができる。
たないDCレベルからの入力クロックがセス調停による
MPUのウェイト動作を、MPUの入力クロックを停止
させることによって調整するようにしたので、プログラ
ムによるウェイト処理がなくなり、処理効率が増し、シ
ステムのスループットが向上し、その結果システムの信
頼性が向上するマルチマイクロプロセッサ方式を提供す
ることができる。
第1図は本発明のマルチプロセッサ方式による一実施例
のブロック構成図、第2図はアクセス調停部6の詳細回
路図、第3図はクロック制御部7゜8の詳細回路図、第
4図は本発明の詳細な説明するためのタイミング・チャ
ート、第5図はMPUが3個の場合のアクセス調停部の
詳細回路図、第6図は従来のマルチマイクロプロセッサ
方式のシに ステム構成図、第7図へ従来のMPUI側の共有デバイ
スアクセス処理を示すフローチャート、第8図は、従来
のMPU2側のタイマー処理と共有デバイスアクセス処
理を示すフローチャートである。 1.2・・・マイクロプロセッサ(MPU)3・・・共
有デバイス 4.5・・・アドレスデコーダ 6・・・アクセス調停部 7.8・・・クロック制御部 9・・・エラー処理部 10〜13・・・システムバスゲート 代理人 弁理士 則 近 恵 佑 同 第子丸 健 第1図 第2図 第3図 t+ 第 4 図 第 7 図 6/A
W第 5 図 (σJ 第 8 図 第 8 図
のブロック構成図、第2図はアクセス調停部6の詳細回
路図、第3図はクロック制御部7゜8の詳細回路図、第
4図は本発明の詳細な説明するためのタイミング・チャ
ート、第5図はMPUが3個の場合のアクセス調停部の
詳細回路図、第6図は従来のマルチマイクロプロセッサ
方式のシに ステム構成図、第7図へ従来のMPUI側の共有デバイ
スアクセス処理を示すフローチャート、第8図は、従来
のMPU2側のタイマー処理と共有デバイスアクセス処
理を示すフローチャートである。 1.2・・・マイクロプロセッサ(MPU)3・・・共
有デバイス 4.5・・・アドレスデコーダ 6・・・アクセス調停部 7.8・・・クロック制御部 9・・・エラー処理部 10〜13・・・システムバスゲート 代理人 弁理士 則 近 恵 佑 同 第子丸 健 第1図 第2図 第3図 t+ 第 4 図 第 7 図 6/A
W第 5 図 (σJ 第 8 図 第 8 図
Claims (1)
- 複数のマイクロプロセッサにより共有されるデバイス
を備え分散処理を行う装置において、ウェイト機能を持
たない複数のマイクロプロセッサと、それぞれのマイク
ロプロセッサへクロックを供給するそれぞれのクロック
制御部と、複数のマイクロプロセッサが前記デバイスを
同時にアクセスしたとき、予め定められた優先順位に従
って、優先順位の低いマイクロプロセッサのクロック制
御部のクロックを中止するアクセス調停部を設けたこと
を特徴とするマルチマイクロプロセッサ方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15008588A JPH01318139A (ja) | 1988-06-20 | 1988-06-20 | マルチマイクロプロセッサ方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15008588A JPH01318139A (ja) | 1988-06-20 | 1988-06-20 | マルチマイクロプロセッサ方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01318139A true JPH01318139A (ja) | 1989-12-22 |
Family
ID=15489186
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15008588A Pending JPH01318139A (ja) | 1988-06-20 | 1988-06-20 | マルチマイクロプロセッサ方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01318139A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7552301B2 (en) | 2003-01-27 | 2009-06-23 | Panasonic Corporation | Information processing apparatus and memory access arranging method |
-
1988
- 1988-06-20 JP JP15008588A patent/JPH01318139A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7552301B2 (en) | 2003-01-27 | 2009-06-23 | Panasonic Corporation | Information processing apparatus and memory access arranging method |
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