JPS5878246A - アクセス調整装置及び方法 - Google Patents

アクセス調整装置及び方法

Info

Publication number
JPS5878246A
JPS5878246A JP57181232A JP18123282A JPS5878246A JP S5878246 A JPS5878246 A JP S5878246A JP 57181232 A JP57181232 A JP 57181232A JP 18123282 A JP18123282 A JP 18123282A JP S5878246 A JPS5878246 A JP S5878246A
Authority
JP
Japan
Prior art keywords
processor
circuit
memory
processors
request
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57181232A
Other languages
English (en)
Inventor
ケビン・レイン・トリ−ン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Codex Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Codex Corp filed Critical Codex Corp
Publication of JPS5878246A publication Critical patent/JPS5878246A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G06F13/285—Halt processor DMA
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Multi Processors (AREA)
  • Memory System (AREA)
  • Bus Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １１止り 本発明け、データ処理システムにおいて多数のプロセサ
による多数のメモリ素子へのアクセスを調整する技術に
関する。
多数メモリとを数プロセサを含むデータ処理システムに
おいては、プロセサによるメモリ素子のアクセス相互間
を副腎して競合（衝突）を避ける必要がある。
発明の概要 本発明によれば、複数のデータ・プロセサの夫々による
。複数のメ′モリの夫々に対するアクセス相互間を調整
する装置にして（ここに各プロセサはひとつのメモリに
１関連しでおり、自己の関連メモリへのアクセス以外に
他のプロセサの関連メモリへのアクセスも必要とするこ
と）。
各プロセサによる自己の関連メモリへのアクセスを選択
的に許容又はＹ１止するよう接続されるローカル・バス
回路、各プロセサによる他のプロセサの関連メモリへの
アクセスを選択的に許ｄ又は７ｉ止するよう珊続される
接続バス回路。
及び接続バス回路を介して要求アクセスを行なった各１
プロセサを他のプロセサの関連メモリにｈリリ当て、ロ
ーカル・バス回路を介してアクセスした各プロセサをそ
の１組１モリに割り当てる（ただし、その関与メモリに
対し他のプロセサがアクセス中の場合は除く）よう接続
される制御回路より成る装＃が提供される。
好適実施例によれば、各プロセサは関連する制御クロッ
クを内蔵し、制御回路は要求が受は入れられるまで、要
求倉出しているプロセサの内部制御クロック全停止する
よう接続される保持トリガー回路、関連メモリが要求対
象である場合、プロセサをローカルバス回路から切り離
し、その内部制御クロックの動作を継続させて制御回路
にタイミング制御パルスを供給するよう接続されるａＷ
ｒトリガー回路、及び要求を出したプロセサの内部制御
クロックの停止中で関連メモリが要求対象となっている
プロセサがローカルバスから切９１４１されている期１
団のうち少なくとも一部の期間中、前記接続バス回路全
作動するよう接続されるタイミング回路より構成され、
谷プロセサは直接メモリ・アクセス・ピン（ＤＭＡピン
）と保持ピンを備え、前記制御回路は要求が出された場
合、関与メモリが要求対象となっているプロセサの直接
メモリ・アクセス−ピンに信号を与えることにより、そ
のプロセサをローカルバス回路より切り離し、また要求
を出したプロセサの保持ピンに信号を与えることにより
要求が受は入れられる１でそのプロセサを待機させるよ
うにし、前記制御回路を介して２つ以上のプロセサより
同時に出された要求を所定の順序で実行するよう接続さ
れる調整回路金膜け、前記調整回路を４司時に要求が出
された場合に信号を与えるよう接続されるサンプリング
回路、前記サンプリング回路に応答して前記のひとつの
プロセサの要求を受は入れるバスｃｉＪ能化回路、及び
要求が受は入れられたことを前記ひとつのプロセサに知
らせてその関連メモＩＪ　’に他のプロセサの要求受入
可能状頓にする報告回路とで構成し、前記プロセサとメ
モリを夫々２つ使用する。　　゛ 本発明によれば、関連するメモリが他のプロセサにより
アクセスが要求されていない限り。
各１０セサは独立して、全速で動作がＯＴ能であり、ま
た、各プロセサは他のプロセサの関連メモリを直接、迅
速にアクセスでき、同時に要求を出したプロセサ相互間
の競合も解決でき、したがって各プロセサは任意のメモ
リを用いて任意のタスク（他のプロセサの故障診断を含
む）を実行することができる。
ｍ眩■配匹 第１図を参照するに、各マイクロプロセサＡとＢは夫々
、対応するローカルバスＡとＢ及びローカル送受信機Ａ
Ｌと１３Ｌを介して対応するメモリＡとＢ（及びそれに
対応する入出力ポートＡとＢ）に接続されるとともに、
ローカル送受信機ＡＩＪとＢＬ、及び接続バス１０を介
して他のプロセサのローカルバスに接続される。普通の
両方向性送受信機ＡＣとＢＣとにより、接続バス１０の
開閉が行なわれる。この両送受信機は制御ｄ１２を介し
てバス・コントローラ１４に接続さね−る。普通の両方
向性送受信機であるＡＬとＢＬは対Ｋ（、するマイクロ
プロセサＡ。
Ｂ又はＩＳ整（調停）論哩部６Ｕの制御の下に夫々ロー
カル・バスＡとローカル・バスＢ　＆開閉スル。バス・
コントローラ１４（各プロセサ力ら他のメモリに出され
たメモリ便用要求の受信。
実行を制御する）は５図示のごとく、マイクロプロセサ
Ａ、Ｂ、普通のデコーダＡ、Ｂ、及びメモＩＪ　Ａ　、
　Ｂにつながっている。
第２図を参照するに、マイクロプロセサＡ（メモリＢに
対するアクセスを必要とする）は。
図示のごとく、バス・コントローラ１４の一部を溝１戎
するフリップフロップ、ゲート等の回路を弁してマイク
ロプロセサＢにつながっている。
デコーダＡはローカル・アドレスｅノ（スＡ上［メモリ
Ｂ内の場所を特定するアドレスが現われると、ライン１
６上に要求信号を出力する。
ＮＡＮＤケート２２は要求信号が発生じてからその要求
が受は入れられる捷でマイクロプロセサＡの人力ＭＲＤ
Ｙ（メモリ侍磯、即ち保持入力）に信号を与えることに
よりその内部制ｆ卸クロックを停止する。
普也のＪＫフリップフロップ２４はライン２６を介して
マイクロプロセサに撃求信号の受信完了を」らせる。普
通のＤフリップフロップ２８　、３０　、６２　、及び
グー）６４，６６゜６８は図示のごとき接続構成で、ラ
イン１２を介して送受信機ＡＣとＢｃに制御信号を供給
することにより、接続バス１Ｕの開閉を行う、また要求
が受は入れられたら（実現されたら）ゲート２２を通し
て内部クロックＡの再開をマイクロプロセサＡに・川ら
せる。また接続バス１０が開になったら、ＡＮＤＮ−ゲ
ート全通してメモリＢに制御信号を供給しで（マイクロ
プロセサＢの内部クロックＢと同期して）読出、書込を
可能にする。フリップフロップ２４　、２８　。
５０．３２のクロック入口はマイクロプロセサＢの内部
クロックＢ（マイクロプロセサＡの要求の受入完了と同
期させる）に接続さｈており。
リセット人力はマイクロプロセサＡの内部クロックＡＫ
接続されている。
バスΦコントローラ１４の第２の同様な回路（図示せず
）はメモリＡに対するマイクロプロセサＢのアクセス要
求の受１キ、処理を行う。調１１（４４）論理回路６０
（ゲート、　ｌ）フリップフロッグ、及び自走発振器を
よむ１ｍ常の回路を内蔵）はメモリ・プロセサＡとＢの
Ｍ　Ｒｌ）　Ｙ人力ラインをサンプルするもので１図示
のようにライン１２．ゲート２２．送受信機ＡＬと３Ｌ
に接続されていて両方のマイクロプロセサから同時に媛
求が出された場合にマイクロプロセサＡからの要求信号
の方を最初に処理する。
動作 マイクロプロセサＡとＢは、常時は独立して蛸作し、夫
々のメモＩＪ　ＡとＢを使用して独立した処４速度で、
中断なしで動作する。
第２図と＠６図を参照するに、マイクロプロセサＡはメ
モリＢの１吏用を必要とする際には。
ローカルアドレス・バスＡ上にメモリＢのアドレスを出
力する。デコータＡがこのメモリＢアドレスを倹・凡し
て、ライン１６上に時点ｔ１で要求信号を出す。ＮＡＮ
Ｄゲート２２は（要求信号によりトリガーされて）マイ
クロプロセサＡのメモリ準備（ＭＲＤＹ）入力にそれ１
で送っていた信号を停止することにより、マイクロプロ
セサＡに要求が実現されるまで待機するよう指示スる。
マイクロプロセサＡはその内部クロックＡ　Ｃ＆常時は
高レベルと低レベルとを周期的に切り換る）を１次の高
レベルになった時点で高レベルに固定することで待機状
態となる。
要求を実現するための残りのステップにおけるタイミン
グはフリップ２４．２８，６Ｕ、５’１のクロック人力
に供給される内部クロックＢのパルスにより制御される
。
ライン１６上の要求信号により、フリップフロップ２ｆ
ｉ時点１．　　（即ち、クロックＢの次の高状態立上り
直後）で高状態に切シ俟り、マイクロプロセサＢに（マ
イクロプロセサＢのＤＭＡピン入力ライン２６を介して
）、クロックＢの現在のサイクル完了時にローカル・バ
スＢを解放するよう指示する。時点ｔｓ　　（クロック
Ｂの次の低状態への立下り直後）で、マイクロプロセサ
Ｂは（そのアドレスとデータ・バスのドライバを高イン
ピーダンスにすることにより）ローカル・バスＢとの接
続を断ち、ライン１８を介して；（スコントローラ１４
に許可信号を送ってローカル・バスＢが１史用０ＴＱｆ
＠であることを知らせるとともに送受信機ＢＩ、を動作
不能にしてマイクロプロセサＢとローカル・バスＢとの
接続を断つ。時点ｔ４　で（クロックＢの次の低状態へ
の立上り直後）、フリップフロップ６２は（ＡＮＤゲー
ト６４からの信号により）＾伏轢に反転し、（ライン１
２を介して）送受信機ＡＣとＢｅをトリガーして、アド
レスとデータの転送のため接続バス１０を開放する１次
いで時点ｔｓ　　で（クロックＢの次の高状態への立上
り時）ゲート４２よりメモリＢに作動信号が与えられ、
メモリＢはデータ受信可能となり。
フリップフロッグ２４が（フリップフロップ６２の出力
により）低状態に変わるとライン１６より要求信号が除
かれ、１要求につきひとつのデータ転送を許容する。
Ｒ点ｔ　ａ　　で（クロックＢの低伏帽復帰時）。
ゲート４２はメモＩＪ　Ｂへの動作可能信号の供給を停
止し、（ゲート６８がフリップフロップ２８と６０とか
ら要求実現を判定してゲート２２に信号を送らなくなる
ため）、ゲート２２を介してマイクロプロセサＢへのメ
モリ準備信号（ＭＲＤＹ）が再度確立して、マイクロプ
ロセサＡに要求が実現されたことを仰らせ、したがって
マイクロプロセサＡは内部クロックＡの再開かり能とな
る。次いでマイクロプロセサＢは（時点ｔ、でフリップ
フロップ２４の状轢変１ヒにより）、ＤＭＡ入力を消勢
することによりライン１８上の許可信号を取り除き、ロ
ーカルバスＢの使用権を再び確保する。時点ｔ７　　で
フリップフロップ２４．２８．６０．３２をリセットす
る信号の立下りにより、クロックＡの動作が再び確立す
る。フリップフロップ６７とライン１２はただちに低状
態に変わり、送受信機ＡＣとＢＣをトリガーして接続バ
スを閉じ、マイクロプロセサへの要求の処理を完了する
。その恢、マイクロプロセサＡとＢは夫々のメモリを使
用する動作を続け、Ｐ＋ひいずれかのマイクロプロセサ
Ａ又はＢより他のメモリにアクセスが要求されると、上
述したのと同様にしてその要求の処理がなされる。
調整論４１弓路６０は常にマイクロプロセサＡとＢのＭ
ＲＤＹ入力をサンプルしており１両方とも消勢状態にな
ったら（両方のプロセサから同時にアクセス要求が出さ
れて競合状態にある場合を表わす）、ライン１２に信号
を出力して接続バス１Ｕを開にし、また送受信機ＢＬに
信号を出力してローカスパスＢ金切り離し、マイクロプ
ロセサＡとメモ９８間のデータ通信を可能とし、またゲ
ート２２を介して信号をマイクロプロセサＡに出して要
求が実現されたことを知らせる。その後マイクロプロセ
サＢの要求が実現される。
【図面の簡単な説明】
・君１図は２プロセサ、２メモリのデータ処理・〉ステ
ムのブロック図。 第２図は相手のメモリをアクセスするプロセサの要求を
処理するための（第１図のバス・コントローラの）代表
的回路を含む、第１図の２台のプロセサのブロック図。 第６図は相手のメモリをアクセスしたプロセサの要求の
受信、処理のステップを表わす信号のタイミングチャー
トである。 ％許出ａ人　コーチ°ツクス・コーポレーション（外４
名） 図面の浄書（内容に変更なし） 手続補正書 特許庁艮官若杉和夫殿 １、事件の表示 昭和６７年特許願第　７と／〕？２号 ２、発明の名称 アＺむ又づ百騒イ；舌Ｒ７゛オ玉 ６、補正をする者 事件との関係　　特許出願人 住所 ノ・１手　コー７゛４．クス・コーポレーシ？／４、代
理人 ５、補正の対象

Claims (1)

  1. 【特許請求の範囲】 （１）複数のデータ・プロセサの夫々による。複数のメ
    モリの夫々に対するアクセスを調侵する装置であって（
    ここに前記プロセサは夫々前記メモリのひとつに関連し
    ており、各プロセサは自己に関連するメモリへのアクセ
    スとともに他のプロセサに関連するメモリへのアクセス
    を必要とすること） 各プロセサによる自己に関連するメモリへのアクセスを
    選択的に許容又は１良止するように接続されるローカル
    ・バス回路。 各プロセサによる他のプロセサに関与するメモリへのア
    クセスを選択的に許容又は葎止するよう接続される接続
    バス回路、及び 要求アクセスを行なった各プロセサを、前記接続バス回
    路を介して、他のひとつのプロセサに関連するメモリに
    割り当て、アクセスを行なった各プロセサを、前記ロー
    カル・バスｌＯＵ路を介して、自己に関連するメモリに
    割り当てる（ただし、他のプロセサにより当該関連メモ
    リがアクセスされている場合は除く）よう接続される制
    御回路。 とから成る装置。 （２、特許請求の範囲第１項記載の装Ｗにおいて。 各プロセサは関連する内部側副クロックを備え。 前記制御回路は下記のもので構成されること。 要求が受は入れられるまで、要求を出しているプロセサ
    の内部制御クロックを停止するよう接続される保持トリ
    ガー回路、及び 関連するメモリが安水対象である場合、プロセサをロー
    カルバス回路から切り離し、その内部制御クロックの動
    作を継続させて制御回路にタイミング制御パルスを供給
    するよう接続される遮断トリガー回路。 （３）　　特許請求の範囲第２項記載の装置において。 前記制御回路はさらに。 要求を出したプロセサの内部制御クロックの停止中で関
    連メモリが要求対象となっているプロセサがローカルバ
    スから切り離されている期間の少なくとも一部の期間中
    、前記接続バス回路を作動するよう接続されるタイミン
    グ回路を有すること。 （４）％許請求の範−第１項記載の装置において。 各プロセサは１１接メモリ拳アクセス・ピント保持ビン
    を備え、前記制御回路は要求が出された嚇合、関連メモ
    リが要求ｌ／ｌｉ象となっているプロセサの直接メモリ
    ・アクセス以外ンに信号を与えることにより、そのプロ
    セサをローカルバス回路より切り離し、捷だ要求を出し
    たプロセサの保持ピンに信号を与えることにより要求が
    受は入れられる昔でそのプロ胛すを待機させるよう接続
    されること。 （５）特許請求の範囲第１項記載の装置において。 前記制御回路を介して２つ以上のプロセサより同時に出
    された要求を所定の順序で受は入れるよう接続される調
    整回路を設けたこと。 （６）特許請求の範囲第５項記載の装置において。 前記副腎回路は。 同時に要求が出された嚇合に１耳号を辱えるよう接続さ
    れるサンプリング回路。 前記サンプリング回路に応答して前記のひとつのプロセ
    サの要求を受は人ねるバスｏｆ０？化回路、及び 要求が受は入れられたことを前記ひとつのプロ七命に−
    ｍｌらせてその関連メモリを他のプロセサの要求受入可
    能状態にする報告回路 とから成ること。 （７１待、＊請求の範囲第１．２，３，４．５又は６項
    記載の装置において、Ａｆ前記プロセサは２つあり、前
    記メモリは２つあること。 （８）複数のデータ・プロセサの夫々による複数のメモ
    リの夫々に対するアクセスを副腎する方法であって（こ
    こに、谷プロセサはローカル・バス回路を介してひとつ
    のメモリと関連しており。 各プロセサは自己の関連メモリをアクセスするとともに
    、接続バス回路を介して他のプロセサの１座メモリをア
    クセスする必要があること）。 第２のプロセサの関連メモリにアクセスを要求した第１
    プロセサを要求が受は入れられるまで待機させ。 第２のプロセサを前記ローカル・バス回路より切り離し
    。 第１のプロセサが待機中で第２プロセサの切離中の少な
    くとも一部の期間の間、前記接続バス回路を開いて第１
    のプロセサによる第２のプロセサの関連メモリへのアク
    セスをＯｆＭｅにする。 ことより成る方法。 （９）特許請求の範囲第８項記載の方法において。 プロセサを監視して少なくとも２つのプロセサが同時に
    要求を出したことを判定し。 この同時に出された要求を所定の順序で受けんｔするよ
    うにしたこと。
JP57181232A 1981-10-15 1982-10-15 アクセス調整装置及び方法 Pending JPS5878246A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/311,743 US4495567A (en) 1981-10-15 1981-10-15 Multiprocessor/multimemory control system
US311743 1981-10-15

Publications (1)

Publication Number Publication Date
JPS5878246A true JPS5878246A (ja) 1983-05-11

Family

ID=23208258

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57181232A Pending JPS5878246A (ja) 1981-10-15 1982-10-15 アクセス調整装置及び方法

Country Status (3)

Country Link
US (1) US4495567A (ja)
JP (1) JPS5878246A (ja)
GB (1) GB2108298B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05233437A (ja) * 1992-02-20 1993-09-10 Fujitsu Ltd メモリ共有型マルチプロセッサシステム
JP2005501338A (ja) * 2001-08-30 2005-01-13 テレコム・イタリア・エッセ・ピー・アー 電子回路におけるデータ転送方法、電子回路及び関連装置

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1206331B (it) * 1983-10-25 1989-04-14 Honeywell Inf Systems Architettura di sistema di elaborazione dati.
CA1221464A (en) * 1983-12-26 1987-05-05 Hidehiko Nishida Data processor system having improved data throughput of multiprocessor system
US4941086A (en) * 1984-02-02 1990-07-10 International Business Machines Corporation Program controlled bus arbitration for a distributed array processing system
JPS60258671A (ja) * 1984-06-05 1985-12-20 Nec Corp プロセツサ
US4654778A (en) * 1984-06-27 1987-03-31 International Business Machines Corporation Direct parallel path for storage accesses unloading common system path
GB2175421B (en) * 1985-05-13 1989-11-29 Singer Link Miles Ltd Computing system
US4897784A (en) * 1985-06-10 1990-01-30 Nay Daniel L Multi-level bus access for multiple central processing unit
US4720780A (en) * 1985-09-17 1988-01-19 The Johns Hopkins University Memory-linked wavefront array processor
US4924427A (en) * 1985-11-15 1990-05-08 Unisys Corporation Direct memory access controller with direct memory to memory transfers
US4760521A (en) * 1985-11-18 1988-07-26 White Consolidated Industries, Inc. Arbitration system using centralized and decentralized arbitrators to access local memories in a multi-processor controlled machine tool
US4763251A (en) * 1986-01-17 1988-08-09 International Business Machines Corporation Merge and copy bit block transfer implementation
US4803617A (en) * 1986-02-10 1989-02-07 Eastman Kodak Company Multi-processor using shared buses
JPS62206658A (ja) * 1986-03-07 1987-09-11 Hitachi Ltd 記憶管理装置
US5297260A (en) * 1986-03-12 1994-03-22 Hitachi, Ltd. Processor having a plurality of CPUS with one CPU being normally connected to common bus
US6379998B1 (en) 1986-03-12 2002-04-30 Hitachi, Ltd. Semiconductor device and method for fabricating the same
US5287455A (en) * 1987-08-05 1994-02-15 Rosenthal Lawrence D ROM socket communication device for data transfer beween a host computer and a microprocessor based system
US5008816A (en) * 1987-11-06 1991-04-16 International Business Machines Corporation Data processing system with multi-access memory
US5089953A (en) * 1987-12-28 1992-02-18 Sundstrand Corporation Control and arbitration unit
EP0340901A3 (en) * 1988-03-23 1992-12-30 Du Pont Pixel Systems Limited Access system for dual port memory
US5182801A (en) * 1989-06-09 1993-01-26 Digital Equipment Corporation Apparatus and method for providing fast data transfer between multiple devices through dynamic reconfiguration of the memory space of the devices
EP0421696A3 (en) * 1989-10-02 1992-01-29 Motorola Inc. Staggered access memory
US5680574A (en) * 1990-02-26 1997-10-21 Hitachi, Ltd. Data distribution utilizing a master disk unit for fetching and for writing to remaining disk units
US6728832B2 (en) * 1990-02-26 2004-04-27 Hitachi, Ltd. Distribution of I/O requests across multiple disk units
US5664142A (en) * 1990-10-01 1997-09-02 International Business Machines Corporation Chained DMA devices for crossing common buses
JPH0520278A (ja) * 1991-07-11 1993-01-29 Nec Corp マイクロコンピユータ
US5283870A (en) * 1991-10-04 1994-02-01 Bull Hn Information Systems Inc. Method and apparatus for avoiding processor deadly embrace in a multiprocessor system
EP0600623B1 (en) * 1992-12-03 1998-01-21 Advanced Micro Devices, Inc. Servo loop control
US5410544A (en) * 1993-06-30 1995-04-25 Intel Corporation External tester control for flash memory
US5878240A (en) * 1995-05-11 1999-03-02 Lucent Technologies, Inc. System and method for providing high speed memory access in a multiprocessor, multimemory environment
FR2746527B1 (fr) * 1996-03-21 1998-05-07 Suisse Electronique Microtech Dispositif de traitement d'information comportant plusieurs processeurs en parallele
US5860116A (en) * 1996-12-11 1999-01-12 Ncr Corporation Memory page location control for multiple memory-multiple processor system
JP3919040B2 (ja) * 1997-11-30 2007-05-23 ソニー株式会社 ロボツト装置
US6473821B1 (en) 1999-12-21 2002-10-29 Visteon Global Technologies, Inc. Multiple processor interface, synchronization, and arbitration scheme using time multiplexed shared memory for real time systems
KR101131376B1 (ko) * 2008-03-31 2012-04-04 인텔 코오퍼레이션 파션-프리 멀티-소켓 메모리 시스템 아키텍쳐
US8605099B2 (en) 2008-03-31 2013-12-10 Intel Corporation Partition-free multi-socket memory system architecture

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3242467A (en) * 1960-06-07 1966-03-22 Ibm Temporary storage register
US3510844A (en) * 1966-07-27 1970-05-05 Gen Electric Interprocessing multicomputer systems
DE1925427A1 (de) * 1968-05-25 1970-01-15 Fujitsu Ltd Datenuebertragungsvorrichtung zum UEbertragen von Daten zwischen Informationsspeichern
US3665487A (en) * 1969-06-05 1972-05-23 Honeywell Inf Systems Storage structure for management control subsystem in multiprogrammed data processing system
NL7106491A (ja) * 1971-05-12 1972-11-14
GB1394431A (en) * 1971-06-24 1975-05-14 Plessey Co Ltd Multiprocessor data processing system
US3810114A (en) * 1971-12-29 1974-05-07 Tokyo Shibaura Electric Co Data processing system
US3753234A (en) * 1972-02-25 1973-08-14 Reliance Electric Co Multicomputer system with simultaneous data interchange between computers
US3916383A (en) * 1973-02-20 1975-10-28 Memorex Corp Multi-processor data processing system
US3905023A (en) * 1973-08-15 1975-09-09 Burroughs Corp Large scale multi-level information processing system employing improved failsaft techniques
US4037210A (en) * 1973-08-30 1977-07-19 Burroughs Corporation Computer-peripheral interface
US3940743A (en) * 1973-11-05 1976-02-24 Digital Equipment Corporation Interconnecting unit for independently operable data processing systems
FR129151A (ja) * 1974-02-09
US4123794A (en) * 1974-02-15 1978-10-31 Tokyo Shibaura Electric Co., Limited Multi-computer system
GB1467726A (en) * 1974-05-02 1977-03-23 Solartron Electronic Group Interfaces for data transmission systems
US4130865A (en) * 1974-06-05 1978-12-19 Bolt Beranek And Newman Inc. Multiprocessor computer apparatus employing distributed communications paths and a passive task register
US4170038A (en) * 1974-11-05 1979-10-02 Compagnie Honeywell Bull Apparatus for selective control of information between close and remote stations
IT1055645B (it) * 1975-10-24 1982-01-11 Elsag Multielaboratore elettronico associativo per elabobazioni multiple contemporanee di dati in tempo reale
US4067059A (en) * 1976-01-29 1978-01-03 Sperry Rand Corporation Shared direct memory access controller
JPS52130246A (en) * 1976-04-24 1977-11-01 Fujitsu Ltd Memory access control system
US4228496A (en) * 1976-09-07 1980-10-14 Tandem Computers Incorporated Multiprocessor system
US4096571A (en) * 1976-09-08 1978-06-20 Codex Corporation System for resolving memory access conflicts among processors and minimizing processor waiting times for access to memory by comparing waiting times and breaking ties by an arbitrary priority ranking
DE2641741C2 (de) * 1976-09-16 1986-01-16 Siemens AG, 1000 Berlin und 8000 München Rechenanlage aus mehreren miteinander über ein Sammelleitungssystem verbundenen und zusammenwirkenden Einzelrechnern und einem Steuerrechner
US4099236A (en) * 1977-05-20 1978-07-04 Intel Corporation Slave microprocessor for operation with a master microprocessor and a direct memory access controller
US4164787A (en) * 1977-11-09 1979-08-14 Bell Telephone Laboratories, Incorporated Multiple microprocessor intercommunication arrangement
US4237534A (en) * 1978-11-13 1980-12-02 Motorola, Inc. Bus arbiter
US4368514A (en) * 1980-04-25 1983-01-11 Timeplex, Inc. Multi-processor system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05233437A (ja) * 1992-02-20 1993-09-10 Fujitsu Ltd メモリ共有型マルチプロセッサシステム
JP2005501338A (ja) * 2001-08-30 2005-01-13 テレコム・イタリア・エッセ・ピー・アー 電子回路におけるデータ転送方法、電子回路及び関連装置

Also Published As

Publication number Publication date
GB2108298B (en) 1985-09-04
US4495567A (en) 1985-01-22
GB2108298A (en) 1983-05-11

Similar Documents

Publication Publication Date Title
JPS5878246A (ja) アクセス調整装置及び方法
US4449183A (en) Arbitration scheme for a multiported shared functional device for use in multiprocessing systems
US4737932A (en) Processor
US5613075A (en) Method and apparatus for providing deterministic read access to main memory in a computer system
JP2510799B2 (ja) デ―タ処理装置およびメモリコントロ―ラ
US5717873A (en) Deadlock avoidance mechanism and method for multiple bus topology
CA1221173A (en) Microcomputer system with bus control means for peripheral processing devices
JPS5837585B2 (ja) ケイサンキソウチ
US5764933A (en) Deadlock prevention in a two bridge system by flushing write buffers in the first bridge
US5089953A (en) Control and arbitration unit
US6026455A (en) Architecture and method for providing guaranteed access for a retrying bus master to a data transfer bridge connecting two buses in a computer system
US5918025A (en) Method and apparatus for converting a five wire arbitration/buffer management protocol into a two wire protocol
EP0587370A1 (en) Method and apparatus for software sharing between multiple controllers
JPS61166647A (ja) マイクロプロセツサ装置およびアドレス可能なメモリから情報を読出すためのアクセス方法
JP2727514B2 (ja) 転送先ｉｄ指定回路
JP3240863B2 (ja) 調停回路
JPH05257903A (ja) マルチプロセッサシステム
JPH02100746A (ja) マルチプロセッサ・バス
JPH0575140B2 (ja)
JPS60151894A (ja) ダイナミツクｒａｍのリフレツシユ回路
JPS6224347A (ja) バス制御装置
JPH0142017B2 (ja)
JPS61234447A (ja) バス獲得制御装置
JPH04333961A (ja) デュアルバスコントローラ
JPH05282198A (ja) Ｄｍａ転送方式