JPS6274141A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6274141A JPS6274141A JP21398785A JP21398785A JPS6274141A JP S6274141 A JPS6274141 A JP S6274141A JP 21398785 A JP21398785 A JP 21398785A JP 21398785 A JP21398785 A JP 21398785A JP S6274141 A JPS6274141 A JP S6274141A
- Authority
- JP
- Japan
- Prior art keywords
- data
- buffer circuit
- signal
- data bus
- bus buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理装置にかかるものであり、例えば
電子計算機などにおけるデータの衝突に対する改良に関
するものである。
電子計算機などにおけるデータの衝突に対する改良に関
するものである。
第４図には、従来のデータ処理装置の一例が示されてい
る。この図において、中央演算処理部（以下、［ｃ Ｐ
ＵＪという）（１）は、適当なバス手段により、デー
タバスバッファ回路（２）、ダイナミックＲＡＭ （３
）及びメモリコントロール回路（４）に各々接続されて
いる。データバスバッファ回路（２）は、メモリコント
ロール回路（４）とともにダイナミックＲＡＭ （３）
に接続されている。
る。この図において、中央演算処理部（以下、［ｃ Ｐ
ＵＪという）（１）は、適当なバス手段により、デー
タバスバッファ回路（２）、ダイナミックＲＡＭ （３
）及びメモリコントロール回路（４）に各々接続されて
いる。データバスバッファ回路（２）は、メモリコント
ロール回路（４）とともにダイナミックＲＡＭ （３）
に接続されている。
ＣＰＵ （ｔ）は、データバスバッファ回路（２）に対
してその方向制御を行うＷ子信号を出方するとともに、
メモリコントロール回路（４）は、ダイナミックＲＡＭ
（３）に対してその動作用のコントロール信号である
ＲＡ８ｔ ＣＡＢ、ＷＥ の各信号を出力する。
してその方向制御を行うＷ子信号を出方するとともに、
メモリコントロール回路（４）は、ダイナミックＲＡＭ
（３）に対してその動作用のコントロール信号である
ＲＡ８ｔ ＣＡＢ、ＷＥ の各信号を出力する。
次に、上記従来例の動作について、第５図のタイムチャ
ートを参照しながら説明する。第５図は、ダイナミック
ＲＡＭ （３）の動作時を示すタイムチャートである。
ートを参照しながら説明する。第５図は、ダイナミック
ＲＡＭ （３）の動作時を示すタイムチャートである。
この図にお−て、ＣＰＵ （１）から出力されるＭＲＥ
Ｑ信号（同図（Ａ）参照）に対し、前述したＲＤ倍信号
、同図（Ｂ）に示すタイミング及び論理値でデータバス
バッファ回路（２）に対して出力される。ダイナミック
ＲＡＭ （３）のメモリリード動作時には、メモリコン
トロール回路（４）から出力されるＣＡ８信号が論理値
のアクティブｒＬＪとなり（同図（Ｃ）参照）、一定期
間経過後、データバスを介してデータバスバッファ回路
（２）にデータの出力が行われる（同図（Ｄ）参照）こ
のダイナミックＲＡＭ （３）からデータバスバッファ
回路（２）に対するデータの出力は、ＣＡＳ信号がｒＬ
ＪからＩＩ（Ｊになった後も一定期間行われる（同図（
Ｄ）参照）。このＣＲ８信号がｒＨＪになった後のデー
タ出力期間はＴＡである。
Ｑ信号（同図（Ａ）参照）に対し、前述したＲＤ倍信号
、同図（Ｂ）に示すタイミング及び論理値でデータバス
バッファ回路（２）に対して出力される。ダイナミック
ＲＡＭ （３）のメモリリード動作時には、メモリコン
トロール回路（４）から出力されるＣＡ８信号が論理値
のアクティブｒＬＪとなり（同図（Ｃ）参照）、一定期
間経過後、データバスを介してデータバスバッファ回路
（２）にデータの出力が行われる（同図（Ｄ）参照）こ
のダイナミックＲＡＭ （３）からデータバスバッファ
回路（２）に対するデータの出力は、ＣＡＳ信号がｒＬ
ＪからＩＩ（Ｊになった後も一定期間行われる（同図（
Ｄ）参照）。このＣＲ８信号がｒＨＪになった後のデー
タ出力期間はＴＡである。
他方、データバスバッファ回路（２）の方向を制御して
いるＲＤ倍信号、同図（Ｂ）に示すようにＣＡＢ信号よ
りも速く論理値のｒＨＪとなる。
いるＲＤ倍信号、同図（Ｂ）に示すようにＣＡＢ信号よ
りも速く論理値のｒＨＪとなる。
ＲＤ倍信号ＣＡＢ信号の論理値のｒＨＪになる時間差は
、ＴＢで示されている。ＲＤ倍信号論理値の「Ｈ」にな
ると、データバスバッファ回路（２）は出力方向すなわ
ちＣＰＵ（１）からダイナミックＲＡＭ （３）にデー
タを出力する方向となるので、ダイナミックＲＡＭ （
３）から出力されているデータ（同図（Ｄ）参照）と衝
突が生ずることとなる。その時間はＴＣで示されている
。
、ＴＢで示されている。ＲＤ倍信号論理値の「Ｈ」にな
ると、データバスバッファ回路（２）は出力方向すなわ
ちＣＰＵ（１）からダイナミックＲＡＭ （３）にデー
タを出力する方向となるので、ダイナミックＲＡＭ （
３）から出力されているデータ（同図（Ｄ）参照）と衝
突が生ずることとなる。その時間はＴＣで示されている
。
以上説明したように、従来の装置によれば、制御信号の
タイミングの関係からデータの衝突が発生する。
タイミングの関係からデータの衝突が発生する。
具体的な数値例で示すと、ＴＡは最大４ Ｑ ７１１
Ｓｅｅ 。
Ｓｅｅ 。
ＴＢは最大７９＠ｓｅｃであるから最大１１０ｍ５ｅｃ
の間データの衝突が生ずる。このようなデータの衝突は
、ダイナミックＲＡＭの劣化をもたらすという不都合が
ある。
の間データの衝突が生ずる。このようなデータの衝突は
、ダイナミックＲＡＭの劣化をもたらすという不都合が
ある。
本発明はかかる点に鑑みてなされたものであり、簡易で
安価な回路構成により良好にデータの衝突を防止してメ
モリ手段の劣化を防止することができるデータ処理装置
を提供することをその目的とするものである。
安価な回路構成により良好にデータの衝突を防止してメ
モリ手段の劣化を防止することができるデータ処理装置
を提供することをその目的とするものである。
本発明は、第１の装置例えばＣＰＵと、第２の装置例え
ばＲＡＭとをバッファ手段によって接続することにより
、両装置間でデータの授受を行うにあたり、一定の場合
にバッファ手段を７０−ティング状態とする制御手段を
設けたことを特徴とするものでおる。
ばＲＡＭとをバッファ手段によって接続することにより
、両装置間でデータの授受を行うにあたり、一定の場合
にバッファ手段を７０−ティング状態とする制御手段を
設けたことを特徴とするものでおる。
本発明によれば、第２の装置から出力されたデータが第
１の装置に入力された直後に、制御手段によりバッファ
手段がフローティング状態に制御される。
１の装置に入力された直後に、制御手段によりバッファ
手段がフローティング状態に制御される。
以下、添付図面を参照しながら、本発明の実施例につい
て説明する。
て説明する。
第１図には、本発明の実施例が示されている。
また、この実施例のうち、特に第４図に示した従来例と
異なる部分が第２図に示されている。なお、上述した従
来例と同様の構成部分については同一の符号を用いるこ
ととする。
異なる部分が第２図に示されている。なお、上述した従
来例と同様の構成部分については同一の符号を用いるこ
ととする。
第１図及び第２図において、ＣＰＴＪ （１）とで−タ
バスバッファ回路（２）との間には、制御回路（１０）
が設けられている。この制御回路（１０）は、フリップ
フロップ（１１）及びＮＯＲゲート（１２）によって構
成されている。
バスバッファ回路（２）との間には、制御回路（１０）
が設けられている。この制御回路（１０）は、フリップ
フロップ（１１）及びＮＯＲゲート（１２）によって構
成されている。
フリップフロップ（１１）のうち、端子（８）は、ＣＰ
Ｕ （１）の端子（１３）に接続されており、端子（Ｒ
）は、ＣＰＵ（１）の端子（１４）に接続されている。
Ｕ （１）の端子（１３）に接続されており、端子（Ｒ
）は、ＣＰＵ（１）の端子（１４）に接続されている。
ｃｐｔｙ（Ｈの端子（１３）は、更にＮＯＲゲー） （
１２）に接続されており、このＮＯＲゲート（１２）に
は、フリップフロップ（１１）の出力側である端子（Ｑ
）も接続されている。また、ＮＯＲゲート（１２）の出
力側は、データバスバッファ回路（２）の出力イネーブ
ル端子（１５）に接続されている。
１２）に接続されており、このＮＯＲゲート（１２）に
は、フリップフロップ（１１）の出力側である端子（Ｑ
）も接続されている。また、ＮＯＲゲート（１２）の出
力側は、データバスバッファ回路（２）の出力イネーブ
ル端子（１５）に接続されている。
以上のうち、ＣＰＵ （１）の端子（１３）からは、ダ
イナミックＲＡＭ（３）からのデータ読み出し時にアク
ティブｒＬＪの論理値となるＭＲＥＱ信号が出力される
ようになっており、端子（１４）からは、Ｔ１リクエス
ト時に論理値のｒＬＪになるｌ０ＲＱ信号が出力される
ようになっている。また、ＮＯＲゲー） （１２）の入
力信号は、いずれも反転してＮＯＲゲー） （１２）
Ｋ入力されるようになっている。
イナミックＲＡＭ（３）からのデータ読み出し時にアク
ティブｒＬＪの論理値となるＭＲＥＱ信号が出力される
ようになっており、端子（１４）からは、Ｔ１リクエス
ト時に論理値のｒＬＪになるｌ０ＲＱ信号が出力される
ようになっている。また、ＮＯＲゲー） （１２）の入
力信号は、いずれも反転してＮＯＲゲー） （１２）
Ｋ入力されるようになっている。
次に、上記実施例の全体的動作について第３図のタイム
チャートを参照しながら説明する。まず、同図（Ｂ）に
示すように、ダイナミックＲＡＭ（２）からのデータ読
み出し時には、ＣＰＵ（１）の端子（１３）のＭＲＫＱ
信号が１ａでアクティブ「Ｌ」になる。これが７リツプ
フロツプ（１１）の端子（８）に入力されるため、フリ
ップフロップ（１１）がセットされ、その出力端子（Ｑ
）は論理値のｒＨＪになる（第３図（Ｄ）参照）。
チャートを参照しながら説明する。まず、同図（Ｂ）に
示すように、ダイナミックＲＡＭ（２）からのデータ読
み出し時には、ＣＰＵ（１）の端子（１３）のＭＲＫＱ
信号が１ａでアクティブ「Ｌ」になる。これが７リツプ
フロツプ（１１）の端子（８）に入力されるため、フリ
ップフロップ（１１）がセットされ、その出力端子（Ｑ
）は論理値のｒＨＪになる（第３図（Ｄ）参照）。
また、ＮＯＲゲート（１２）は、一方の入力がＭＲＥＱ
信号のｒＬＪであり、他方の入力が７リツプフロツプ（
ｔｔ）の端子（Ｑ）のｒＨＪであるため、論理値のｒＬ
Ｊとなる（同図（Ｅ）参照）。これがデータバスバッフ
ァ回路（２）の出力イネーブル端子（１５）に入力され
ると、データバスバッファ回路（２）が活性化され、動
作可能の状態となり、更にＲＤ倍信号よってデータ読み
出しが可能となる。
信号のｒＬＪであり、他方の入力が７リツプフロツプ（
ｔｔ）の端子（Ｑ）のｒＨＪであるため、論理値のｒＬ
Ｊとなる（同図（Ｅ）参照）。これがデータバスバッフ
ァ回路（２）の出力イネーブル端子（１５）に入力され
ると、データバスバッファ回路（２）が活性化され、動
作可能の状態となり、更にＲＤ倍信号よってデータ読み
出しが可能となる。
次に、時刻ｔｂにおいてＣＡＳ入力信号理値のｒＬＪに
なると（同図（Ｆ）参照）、上述した従来例と同様に、
一定期間経過後データバスを介してダイナミックＲＡＭ
（３）からデータバスバッファ回路（２）に対してデ
ータの出力が行われる（同図（（））参照）。
なると（同図（Ｆ）参照）、上述した従来例と同様に、
一定期間経過後データバスを介してダイナミックＲＡＭ
（３）からデータバスバッファ回路（２）に対してデ
ータの出力が行われる（同図（（））参照）。
次に、時刻ｔｃにおいて、ＭＲｇＱ信号、→Ｗ下倍信号
アクティブｒＨＪになると（同図（Ｂ）、（Ｃ）参照）
、 前述したように、データバスバッファ回路（２）は
ＣＰＵ （１）からダイナミックＲＡＭ（３）にデータ
を出力する方向になる。ところが、ＭＲＥＱ信号が［Ｊ
になると、ＮＯＲゲー） （１２）の入力がいずれも論
理値の「Ｈ」となり（同図（Ｋ）参照）、ＮＯＲゲー）
（１２）の出力は、論理イ直のｒＨＪとなる。これが
データバスバッファ回路（２）の出力イネーブル端子（
１５）に入力されると、データバスバッファ回路（２）
がディセーブルとなって閉じた状態ないしはフローティ
ング状態となり、ダイナミックＲＡＭ（３）からのデー
タ出力が停止される（同図（Ｇ）参照）。
アクティブｒＨＪになると（同図（Ｂ）、（Ｃ）参照）
、 前述したように、データバスバッファ回路（２）は
ＣＰＵ （１）からダイナミックＲＡＭ（３）にデータ
を出力する方向になる。ところが、ＭＲＥＱ信号が［Ｊ
になると、ＮＯＲゲー） （１２）の入力がいずれも論
理値の「Ｈ」となり（同図（Ｋ）参照）、ＮＯＲゲー）
（１２）の出力は、論理イ直のｒＨＪとなる。これが
データバスバッファ回路（２）の出力イネーブル端子（
１５）に入力されると、データバスバッファ回路（２）
がディセーブルとなって閉じた状態ないしはフローティ
ング状態となり、ダイナミックＲＡＭ（３）からのデー
タ出力が停止される（同図（Ｇ）参照）。
これによって、ＣＰＵ（１）からのデータとダイナミッ
クＲＡＭ （３）からのデータの衝突が回避される。
クＲＡＭ （３）からのデータの衝突が回避される。
更に、時刻ｔｄにおいてＩＯリクエストが生じたとする
と、まずｌ０ＲＱ信号が論理値のｒＬＪとなり（同図（
Ａ）参照）、これによって７リツプフロツプ（１１）が
リセットされて出力Ｑが反転してｒＬＪとなり（同図Ｃ
Ｄ）参照）、ＮＯＲゲ−）（１２）の出力も反転してｒ
ＬＪになる。このため、データバスバッファ回路（２）
は再び活性化される。
と、まずｌ０ＲＱ信号が論理値のｒＬＪとなり（同図（
Ａ）参照）、これによって７リツプフロツプ（１１）が
リセットされて出力Ｑが反転してｒＬＪとなり（同図Ｃ
Ｄ）参照）、ＮＯＲゲ−）（１２）の出力も反転してｒ
ＬＪになる。このため、データバスバッファ回路（２）
は再び活性化される。
なお、上記実施例では、フリップフロップとＮＯＲゲー
トを利用してデータバスバッファ回路の制御回路を構成
したが、本発明は何らこれに限定されるものではなく、
同様の作用を奏するよ５に様々設計変更可能である。
トを利用してデータバスバッファ回路の制御回路を構成
したが、本発明は何らこれに限定されるものではなく、
同様の作用を奏するよ５に様々設計変更可能である。
まだ、データの授受は、ＣＰＵとＲＡＭに限らず、基本
的にはデータの人出方可能な装置間に対して本発明は適
用可能でおる。
的にはデータの人出方可能な装置間に対して本発明は適
用可能でおる。
以上説明したように本発明によれば、簡易で安価な回路
構成により良好にデータの衝突を防止してメモリ手段の
劣化を防止することができるという効果がある。
構成により良好にデータの衝突を防止してメモリ手段の
劣化を防止することができるという効果がある。
第１図は本発明の一実施例を示す回路ブロック図、第２
図は第１図の実施例の主要部分を示す回路図、第３図は
かかる実施例の動作を説明するタイムチャート、第４図
は従来技術の一例を示す回路ブロック図、第５図は第４
図の装置の動作を示すタイムチャートである。 図において、（１）はＣＰ Ｕ、 （２）はデータバ
スバッファ回路、（３）はダイナミックＲＡＭ。 （４）はメモリコントロール回路、（１０）は制御回路
、（１１）はプリップフロップ、（１２）はＮＯＲゲー
トである。 なお、図中、同一符号は同一、又は相当部分を示すもの
とする。 第４図 第５図 （Ａ） ｒｘｐｃｏ イａｔ
’１＝ ■ ： ： すＴＣｉ ： ： 手続補正書 く自発） ２９発明の名称 データ処理装置 ３、補正をする者 代表者志岐守哉
図は第１図の実施例の主要部分を示す回路図、第３図は
かかる実施例の動作を説明するタイムチャート、第４図
は従来技術の一例を示す回路ブロック図、第５図は第４
図の装置の動作を示すタイムチャートである。 図において、（１）はＣＰ Ｕ、 （２）はデータバ
スバッファ回路、（３）はダイナミックＲＡＭ。 （４）はメモリコントロール回路、（１０）は制御回路
、（１１）はプリップフロップ、（１２）はＮＯＲゲー
トである。 なお、図中、同一符号は同一、又は相当部分を示すもの
とする。 第４図 第５図 （Ａ） ｒｘｐｃｏ イａｔ
’１＝ ■ ： ： すＴＣｉ ： ： 手続補正書 く自発） ２９発明の名称 データ処理装置 ３、補正をする者 代表者志岐守哉
Claims (2)
- （１）データの入出力の可能な第１及び第２の装置をバ
ッファ手段によつて接続し、これによつて相互にデータ
の授受を行うデータ処理装置において、 前記第２の装置から出力されたデータが第１の装置に入
力された直後に、前記バッファ手段をフローティング状
態とする制御手段を具備することを特徴とするデータ処
理装置。 - （２）前記第１の装置はＣＰＵであり、前記第２の装置
はダイナミックＲＡＭである特許請求の範囲第１項記載
のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21398785A JPS6274141A (ja) | 1985-09-27 | 1985-09-27 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21398785A JPS6274141A (ja) | 1985-09-27 | 1985-09-27 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6274141A true JPS6274141A (ja) | 1987-04-04 |
Family
ID=16648373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21398785A Pending JPS6274141A (ja) | 1985-09-27 | 1985-09-27 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6274141A (ja) |
-
1985
- 1985-09-27 JP JP21398785A patent/JPS6274141A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4853847A (en) | Data processor with wait control allowing high speed access | |
| JPH077376B2 (ja) | システムバス制御方法 | |
| JPS6274141A (ja) | デ−タ処理装置 | |
| JPH04323755A (ja) | Ｄｍａ装置 | |
| JPS6269348A (ja) | デ−タ転送装置 | |
| JP2565916B2 (ja) | メモリアクセス制御装置 | |
| JP2692469B2 (ja) | データ制御装置 | |
| JPS62173560A (ja) | メモリアクセス制御回路 | |
| JPH11273380A (ja) | Ｌｓｉ動作モード設定信号取り込み方法およびモード信号取り込み機能つきｌｓｉ | |
| KR100231721B1 (ko) | 피억세스장치 공유용 버스애비터(Bus Abitor) | |
| KR970076160A (ko) | 이중화 회로 및 그 제어 방법 | |
| JP2710483B2 (ja) | 半導体集積回路 | |
| JPH01191239A (ja) | デュアルポートメモリ方式 | |
| JPH0232432A (ja) | デュアルポートメモリの制御方式 | |
| JPS60243763A (ja) | デユアルポ−トメモリ制御回路 | |
| JPH0573484A (ja) | 情報処理システム | |
| JPH01239664A (ja) | コモンメモリ調停装置 | |
| JPH01121965A (ja) | マイクロプロセッサ | |
| JPS63201810A (ja) | 情報処理システムの時刻方式 | |
| JPS63244254A (ja) | インタ−フエ−ス装置 | |
| JPH03132841A (ja) | データ転送方式 | |
| JPS6097461A (ja) | デ−タバス制御回路 | |
| JPS61184658A (ja) | 分散制御方式 | |
| JPH0380354A (ja) | パラレルインターフェース | |
| JPS63196968A (ja) | 入出力制御装置 |