KR100231721B1

KR100231721B1 - 피억세스장치 공유용 버스애비터(Bus Abitor)

Info

Publication number: KR100231721B1
Application number: KR1019970001016A
Authority: KR
Inventors: 김만천
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-01-15
Filing date: 1997-01-15
Publication date: 1999-11-15
Also published as: KR19980065844A

Abstract

본 발명은 피억세스장치 공유용 버스애비터(Bus Abitor)에 관한 것으로 양측시스템에서 동시에 보내지는 억세스신호(CS1)(CS2)를 서로 반대되는 위상의 클럭신호(CLK)(CLK-1)에 의해 처리순서와 동기를 결정하여 양측 억세스신호(CS1) (CS2)의 충돌을 방지하는 버스애비터(4);로 구비하여 두 시스템이 동시에 억세스하더라도 버퍼를 제어하기 위한 신호는 클럭의 반주기 만큼의 차이가 발생되므로 이 차이에 의해 버퍼접속신호가 동시에 공유메모리에서 충돌되는 것을 방지하여 피억세스장치가 적용되는 논리제어기나 데이터인터페이스의 안정성을 향상시킨 매우 유용한 효과가 있는 것이다.

Description

피억세스장치 공유용 버스애비터(Bus Abitor)

본 발명은 피억세스장치 공유용 버스애비터(Bus Abitor)에 관한 것으로서, 특히 두 개의 시스템에서 서로 데이터를 주고 받기 위해 하나의 공통 메모리를 동시에 억세스시 양측 억세스신호의 충돌을 방지할 수 있는 피억세스장치 공유용 버스애비터에 관한 것이다.

일반적으로 논리제어기(Programmable Logic Controller)나 데이터인터페이스(Data Interface)의 버스에서는 다수개의 시스템이 하나의 공통 메모리를 공유하여 사용할 수 있도록 피억세스장치(RAM)가 설치되어 있다.

이러한 피억세스장치와 연결되는 버스는 도 4에서 보는 바와 같이 양측의 시스템에서 각각의 억세스신호(CS1)(CS2)가 버퍼(2)(3)에 각각 인가되고, 이렇게 인가된 양측 억세스신호(CS1)(CS2)는 공유메모리(1)를 공유하여 사용하게 되며, 이 공유메모리(1)가 사용되는 순서는 버퍼(2)(3)에 내장된 클럭에 의해 우선 접속된 순서대로 상기 공유메모리(1)를 사용하게 되나, 양측의 시스템에서 보내지는 억세스신호(CS1)(CS2)가 동시에 공유메모리(1)와 접속되는 경우에는 이 공유메모리(1)에서 양측 억세스신호(CS1)(CS2)의 우선순위를 결정하지 못하므로 양측 억세스신호(CS1) (CS2)가 충돌을 일으키게 되는 경우가 발생하게 된다.

따라서, 이와 같은 종래의 피억세스장치 공유용 버스는 양측의 시스템에서 동시에 공유메모리(1)를 접속하게 되는 경우, 공유메모리(1)에서 양측 시스템간의 우선순위를 결정하지 못하므로 양측 억세스신호가 서로 충돌하게 되어 양측시스템에 인터럽트 등의 에러가 발생되므로 피억세스장치 공유용 버스가 적용되는 논리제어기나 데이터인터페이스의 안정성을 저하시키는 등 사용상의 문제점이 발생되고 있는 실정이다.

이에, 본 발명에서는 양측시스템에서 억세스신호가 동시에 공유메모리에 인가되는 경우 정해놓은 클럭신호의 위상차이에 의해 양측 억세스신호가 충돌되지 않도록 하는 것을 목적으로 한다.

도 1은 본 발명이 적용되는 피억세스장치의 블럭도.

도 2는 본 발명의 구조를 나타낸 회로도.

도 3은 본 발명의 작용상태를 나타낸 억세스시의 타이밍챠트.

도 4는 종래의 구조를 나타낸 블럭도.

＜도면의 주요부분에 대한 부호의 설명＞

1 ; 공유메모리 2,3; 버퍼

4 ; 버스애비터 5 ; 제1클럭부

6 ; 제2클럭부 7 ; 프리셋부

7a,7b; 제1,2논리곱연산부

8 ; 논리부 8a,8b; 제1,2논리합연산부

9 ; 대기신호부 9a,9b; 제1,2게이트

10; 인버터 D ; 디플립플롭

CS1,CS2; 억세스신호 BE1,BE2; 버퍼접속신호

RST; 프리셋신호 CLK,CLK-1; 클럭신호

상기와 같은 목적을 달성하기 위한 본 발명의 피억세스장치 공유용 버스애비터는 양측시스템에서 동시에 보내지는 억세스신호(CS1)(CS2)를 서로 반대되는 위상의 클럭신호(CLK)(CLK-1)에 의해 처리순서와 동기를 결정토록 양측 억세스신호(CS1)(CS2)의 충돌을 방지하는 버스애비터(4);로 구비한 것을 특징으로 한다.

이하, 본 발명의 실시예를 첨부된 예시도면을 통해 보다 상세하게 설명하면 다음과 같다.

도시된 바와 같이 도 1은 본 발명이 적용되는 피억세스장치를 나타낸 블록도이고, 도 2는 본 발명의 구조를 나타낸 회로도이다.

도시된 바와 같은 본 발명의 피억세스장치 공유용 버스애비터(4)는 양측시스템으로 부터 공유메모리(1)를 사용하기 위한 억세스신호(CS1)(CS2)가 인가되는 제1,2클럭부(5)(6)가 구비되고, 이 제1,2클럭부(5)(6)는 양측시스템의 억세스신호(CS1)(CS2)가 같은 시간에 인가된 경우에, 우선순위를 판별하기 위하여 디플립플롭(D; D Flip-Flop)으로 구비되며, 이 양측 디플립플롭(D)은 클럭신호(CLK)(CLK-1)의 위상이 항상 서로 반대가 되도록 상기 디플립플롭(D) 사이에 인버터(10)가 연결 설치되고, 제1,2클럭부(5)(6)를 통해 출력되는 버퍼접속신호(BE1,BE2;Buffer enable)는 프리셋부(7)와 논리부(8) 및 공유메모리(1)의 버퍼(2)(3)에 인가된다.

상기 제1,2클럭부(5)(6)와 인가되는 프리셋부(7)는 외부에서 인가되는 프리셋신호(RST)와 상기 제1,2클럭부(5)(6)에서 출력되는 버퍼접속신호(BE1)(BE2)를 논리곱 연산하여 상기 제1,2클럭부(5)(6)를 프리셋시키도록 제1,2논리곱연산부(7a) (7b)로 구비된다.

또한, 상기 제1,2클럭부(5)(6)에 출력되는 버퍼접속신호(BE1)(BE2) 및 억세스신호(CS1)(CS2)와 인가되는 논리부(8)는 제1,2논리합연산부(8a)(8b)로 구비되며, 여기서는 상기 제1,2클럭부(5)(6)에서 출력되는 버퍼접속신호(BE1)(BE2)와 억세스신호(CS1)(CS2)를 논리합 연산하는 역할을 수행하게 된다.

상기 논리부(8)와 접속된 대기신호부(9)는 제1,2게이트(9a)(9b)로 구성되고, 이 제1,2게이트(9a)(9b) 사이에는 접지가 구비되며, 상기 대기신호부(9)는 논리부(8)의 제1,2논리합연산부(8a)(8b)에서 출력된 신호 입력시 동작하여 공유메모리(1)에 접지되지 않은 좌측이나 우측시스템에 대기신호1,2를 출력하는 역할을 수행하게 된다.

상기와 같이 구성된 본 발명의 작용상태를 도 3의 타이밍챠트를 통해 설명하면, 좌측시스템과 우측시스템에서 각각 공유메모리(1)를 사용하기 위해 인가된 억세스신호(CS1)(CS2)가 동시에 인가되는 경우에도 상기 제1,2클럭부(5)(6)는 인버터(10)와 디플립플롭(D)에 의해 서로 반대되는 클럭신호(CLK)(CLK-1)의 위상을 통해 라이징에지(Rising edge)와 홀링에지(Falling edge)에서 각각 접속되므로 이 위상차이 만큼 양측 억세스신호(CS1)(CS2)가 우선순위가 가려지게 된다.

따라서, 도 3에서와 같이 좌측시스템의 억세스신호(CS1)가 라이징에지에서 접속된 경우 우측시스템의 억세스신호(CS2)는 디플립플롭(D)에 의해 지연 접속하게 되어 상기 좌측시스템의 억세스신호(CS1)는 라이징에지에서 클럭킹하게 되어 이 억세스신호(CS1)는 버퍼접속신호(BE1)가 된다.

이때 좌측시스템은 공유메모리(1)를 억세스하고, 이 버퍼접속신호(BE1)는 프리셋부(7)의 제2논리곱연산부(7b)를 통해 반대편의 디플립플롭(D)을 프리셋시킴으로 먼저 억세스한 자신의 버퍼접속신호(BE1)가 반대편의 버퍼접속신호(BE2)와 충돌되는 것을 방지할 수 있게 되며, 또한 이때 버퍼접속신호(BE1)과 억세스신호(CS2)는 논리부(8)의 제2논리합연산부(8b)를 통해 제2게이트(9b)를 일방향으로 동작시켜 도 3에서와 같이 억세스신호(CS2)와 버퍼접속신호(BE1)가 인가된 구간만큼 우측시스템측으로 전기적 대기신호2를 인가한다.

따라서, 좌측시스템의 억세스가 끝나면 반대편의 디플립플롭(D)은 프리셋부(7)의 논리곱연산에의해 프리셋에서 해제됨으로 억세스신호(CS2)는 홀링에지에서 클럭킹되어 버퍼접속신호(BE2)가 되어 우측시스템이 공유메모리(1)를 억세스하게 되는 것이다.

한편, 우측시스템의 억세스신호(CS2)가 위상차이에 의해 먼저 접속된 경우에는 상술한 좌측시스템과 우측시스템의 공유메모리(1) 사용 순서가 바뀌게 된다.

이상에서와 같이 동시에 양측에서 공유메모리를 억세스할 경우 버스애비터를 통해 서로의 억세스신호신호를 하나는 디플립플롭의 라이징에지에서 또 다른 하나는 홀링에지에서 클럭킹되도록 함으로서 두 시스템이 동시에 억세스하더라도 버퍼를 제어하기 위한 신호는 클럭의 반주기 만큼의 차이가 발생되어 이 차이에 의해 버퍼접속신호가 동시에 공유메모리에서 충돌되는 것을 방지하므로 피억세스장치가 적용되는 논리제어기나 데이터인터페이스의 안정성을 향상시킨 매우 유용한 효과가 있는 것이다.

Claims

양측시스템에서 동시에 보내지는 억세스신호(CS1)(CS2)가 인가되는 버퍼(2)(3)와, 상기 버퍼(2)(3)에 입력된 각각의 억세스신호(CS1)(CS2)를 저장하는 공유메모리(1)를 구비한 피억세스장치에 설치되어 양측 억세스신호(CS1)(CS2)의 충돌을 방지하는 피억세스장치 공유용 버스애비터를 구성함 있어서, 공유메모리(1)에 동시에 인가된 양측시스템의 억세스(CS1)(CS2)가 동시에 인가되지 않도록 서로 반대되는 위상의 클럭신호(CLK)(CLK-1)를 발생하며, 프리셋부(7)의 신호에 의해 프리셋되는 제1,2클럭부(5)(6); 이 제1, 2클럭부(5)(6)의 버퍼접속부신호(BE1)(BE2)와 외부의 프리셋신호(RST)를 논리연산하여 상기 공유메모리(1)에 접속되어 있지 않은 제1클럭부(5)나 제2클럭부(6)를 프리셋시키는 프리셋부(7); 상기 양측시스템의 버퍼접속신호(BE1)(BE2) 및 프릿셋부(7)와 접속되어 논리연산하는 논리부(8); 이 논리부(8)와 접속되어 대기신호1, 2를 양측시스템에 인가하는 대기신호부(9); 를 포함하는 것을 특징으로 하는 피억세스장치 공유용 버스애비터.
제1항에 있어서, 상기 버스애비터(4)는 공유메모리(1)에 동시에 인가된 양측시스템이 동시에 인가되지 않도록 서로 반대되는 위상의 클럭신호(CLK)(CLK-1)가 발생되며 프리셋부(7)의 신호에 의해 프리셋되는 제1,2클럭부(5)(6)와; 이 제1,2클럭부(5)(6)의 버퍼접속신호(BE1)(BE2)와 외부의 프리셋신호(RST)를 논리 연산하여 상기 공유메모리(1)에 접속되어 있지 않은 제1클럭부(5)나 제2클럭부(6)를 프리셋시키는 프리셋부(7)와; 상기 양측시스템의 버퍼접속신호(BE1)(BE2) 및 프리셋부(7)와 접속되어 논리 연산하는 논리부(8)와; 이 논리부(8)와 접속되어 대기신호1,2를 양측시스템에 인가하는 대기신호부(9); 로 구비한 것을 특징으로 하는 피억세스장치 공유용 버스애비터.
제1항 또는 제 2 항 중 어느 한 항에 있어서, 상기 제1,2클럭부(5)(6)는 디플립플롭(D)으로 구비되고, 이 양측 디플립플롭(D)에는 상기 제1,2클럭부(5)(6)의 클럭신호(CLK)(CLK-1)가 항상 서로 반대 위상이 발생되도록 인버터(10)가 연결 설치된 것을 특징으로 하는 피억세스장치 공유용 버스애비터.
제2항에 있어서, 상기 프리셋부(7)는 제1,2논리곱연산부(7a)(7b)로 구비한 것을 특징으로 하는 피억세스장치 공유용 버스애비터.
제2항에 있어서, 상기 논리부(8)는 제1,2논리합연산부(8a)(8b)로 구비한 것을 특징으로 하는 피억세스장치 공유용 버스애비터.
제2항에 있어서, 상기 대기신호부(9)는 제1,2게이트(9a)(9b)로 구비한 것을 특징으로 하는 피억세스장치 공유용 버스애비터.