JP2756445B2 - 非同期回路リセット方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置において異
なったクロックで動作する回路をリセットするための非
同期回路リセット方式に関し、特に、バス・コントロー
ラのようにプロセッサ内部で作られるクロックとバス・
ハンドラーから供給されるクロックの異なった２以上の
クロックにより動作する回路をリセットするのに好適な
非同期回路リセット方式に関するものである。

【０００２】

【従来の技術】図８は本発明の対象となる情報処理装置
のシステム構成を示す図であり、同図（ａ）は全体シス
テムの構成を示す図、同図（ｂ）はプロセッサの概略構
成を示す図である。同図（ａ）において、８０ａ，８０
ｂはプロセッサ、８１ａ，８１ｂはバス・ハンドラー、
８２ａ，８２ｂ，８２ｃはアダプタの各モジュールを示
す。また、同図（ｂ）おいて、８５はプロセッサ、８６
はメモリ、８７はメモリ・コントロール・ユニット（以
下ＭＣＵという）、８８はＣＰＵ、８９，９０はバス・
コントローラ、８９ａ，９０ａはトランシーバである。

【０００３】図８（ａ）において、バス・ハンドラー８
１ａ，８１ｂはバス上の各モジュールに対してクロック
を供給するとともに、各モジュールのバス使用要求信号
を受けて排他制御（アービトレーション）を行い、使用
許可信号を出す。また、アダプタ８２ａ，８２ｂ，８２
ｃは各入出力装置とのインタフェースをとる。図８
（ｂ）において、プロセッサ８５は同図に示すように、
メモリ８６，ＭＣＵ８７，ＣＰＵ８８，バス・コントロ
ーラ８９，９０より構成されており、各ユニットは内部
バスで接続されている。

【０００４】また、バス・コントローラ８９，９０はプ
ロセッサ８５内に２つ搭載され、各々、共通バス０およ
び共通バス１に接続されている。図８（ａ），（ｂ）に
おいて、バス・コントローラ８９，９０はプロセッサ８
５内部で作られるクロックと、バス・ハンドラー８１
ａ，８１ｂより供給されるクロックの２つのクロックを
入力して動作し、プロセッサ８５内のＣＰＵ８８からの
命令を共通バスを介してアダプタ８２ａ，８２ｂ，８２
ｃに伝えたり、アダプタ８２ａ，８２ｂ，８２ｃのデー
タ転送要求を受け付けて、ＭＣＵ８７を介してメモリ８
６との間でデータの転送を行ったり、アダプタ８２ａ，
８２ｂ，８２ｃの割り込み要求をＣＰＵに伝えたりす
る。

【０００５】図９は図８（ｂ）に示すバス・コントロー
ラ８９，９０内部に設けられた、リセット回路の従来の
構成を示す図であり、同図において、９０１１ないし９
０１７は遅延リセット信号を生成するためのフリップフ
ロップ群、９１１，９１２はバス・コントローラ８９，
９０の内部クロック側およびバス・クロック側の一般フ
リップフロップ群、９２１は遅延リセット信号を作って
いるアンド・ゲート、９０２，９０３はリセット制御用
のフリップフロップであり、フリップフロップ９０２，
９０３において、入力端子Ｄはクロックに同期してフリ
ップフロップの状態を切り換える同期入力端子であり、
入力端子Ｒは非同期リセット入力端子である。

【０００６】また、９２２はバス・クロック側の一般フ
リップフロップ９１２へクロックを供給するためのオア
・ゲート、９２６はバス・クロック側の一般フリップフ
ロップ群９１２中に設けられたバス方向制御用フリップ
フロップの出力を、リセット制御用のフリップフロップ
９０３がオフのときにマスクするためのアンド・ゲー
ト、３２７はデータ伝送方向を制御するためのトランシ
ーバである。

【０００７】同図において、ＰＭ−ＣＬＯＣＫはプロセ
ッサ８５の内部クロック、ＢＵＳ−ＣＬＯＣＫはバス側
のクロックであり、点線はクロック境界を示し、点線よ
り上はプロセッサ８５の内部クロック領域、点線より下
はバス・クロック領域を示す。図１０は図９に示した従
来のリセット回路の動作を示すタイム・チャートであ
り、同図において、「ＲＥＳＥＴ」はリセット信号、９
０１１ないし９０１７はフリップフロップ群９０１１な
いし９０１７の出力、９２１はアンドゲート９２１の出
力、９０２，９０３はそれぞれリセット制御用のフリッ
プフロップ９０２，９０３の出力、ＩＮＨはフリップフ
ロップ９０３のインヒビット出力を示している。

【０００８】次に図１０を参照して図９の従来例の回路
の動作を説明する。リセット信号ＲＥＳＥＴがハイレベ
ルになると、この信号は内部側フリップフロップ群９１
１に与えられ、内部側フリップフロップ群９１１をリセ
ットするとともに、遅延リセット信号を生成するための
フリップフロップ群９０１１ないし９０１７に与えられ
る。このため、フリップフロップ群９０１１ないし９０
１７は図１０に示すように、プロセッサの内部クロック
ＰＭ−ＣＬＯＣＫに同期して、その出力が順次ハイレベ
ルとなる。

【０００９】一方、リセット信号ＲＥＳＥＴはリセット
制御用フリップフロップ９０２，９０３の非同期リセッ
ト端子Ｒに与えられ、フリップフロップ９０２の同期入
力端子Ｄに与えられているハイレベル信号によりセット
されていたフリップフロップ９０２，９０３をクロック
とは非同期にリセットする。その結果、フリップフロッ
プ９０３のインヒビット出力ＩＮＨは図１０のＩＮＨに
示すようにハイレベルとなり、アンドゲート９２６の他
方の入力端に入力されるデータ伝送方向制御信号をマス
クし、トランシーバ３２７のデータ伝送方向を内側に向
ける。また、これと同時にオアゲート９２２にハイレベ
ルの信号を与え、バス・クロックＢＵＳ−ＣＬＯＣＫが
バス側ＦＦ群９１２に入力されるのを抑止する。

【００１０】遅延リセット信号を生成するためのフリッ
プフロップ群９０１１ないし９０１７に与えられている
リセット信号ＲＥＳＥＴにより、フリップフロップ９０
１１ないし９０１７が順次オンとなり、フリップフロッ
プ９０１７の出力がハイレベルになると、アンドゲート
９２１が出力を発生し、バス側フリップフロップ群９１
２にリセット入力が加わり、バス側フリップフロップ群
９１２がリセットされる。また、バス側フリップフロッ
プ群９１２がリセットされることにより、その中に含ま
れるトランシーバ３２７の伝送方向を制御するバス方向
制御用フリップフロップもリセットされる。

【００１１】次いで、リセット信号ＲＥＳＥＴがローレ
ベルとなると、アンドゲート９２１の出力はローレベル
になるとともに、リセット制御用フリップフロップ９０
２，９０３はクロックに同期して順次セットされ、フリ
ップフロップ９０３のインヒビット出力ＩＮＨはローレ
ベルとなる。このため、オアゲート９２２によるクロッ
クの抑止が解除され、バス側フリップフロップ群９１２
にクロックＢＵＳ−ＣＬＯＣＫが供給される。

【００１２】また、インヒビット出力ＩＮＨはローレベ
ルとなることにより、アンドゲート９２６のマスクは解
除されるが、バス側フリップフロップ群９１２に含まれ
るバス方向制御用フリップフロップはリセットされてい
るので、トランシーバ３２７のデータ伝送方向は内側に
向いたままである。以上のように、従来のリセット回路
においては、リセット信号を遅延する手段を設け、リセ
ット信号が入力されたとき、バストランシーバの伝送方
向を内側に向けるとともに、バスクロックがバス側フリ
ップフロップ群に供給されるのを抑止し、その間に上記
遅延手段の出力によりバス側フリップフロップ群にリセ
ット信号を与えていた。

【００１３】

【発明が解決しようとする課題】ところで、上記した従
来のリセット方式においては、データの伝送方向を制御
するトランシーバの伝送方向を内側に向けるタイミング
がバス側のクロックとは非同期であるため、バス上で動
作を行っている最中にリセットがかかると、バスに擾乱
が発生し、最悪の場合には他のモジュールがＨＡＬＴし
てしまうという問題があった。

【００１４】このため、リセットをかける際には、予め
自モジュールがバス上で動作を停止しているタイミング
を待つか、或いは一時停止させるように制御を行う必要
があった。本発明は上記した従来技術の欠点を改善する
ためになされたものであって、二以上の異なるクロック
を使用する回路のリセット時に、バス側のクロックが停
止していても正常にリセットされることを保証するとと
もに、バス側のクロックが動作している時には、バスを
擾乱させないようにリセットされることを保証すること
により、リセットにより他のモジュールに悪影響を与え
ないようにし、且つ、リセットを行う際に前処理を行う
必要がないようにした非同期回路リセット方式を提供す
ることを目的とする。

【００１５】

【課題を解決するための手段】図１は本発明の基本構成
図である。上記課題を解決するため、本発明の請求項１
の発明は、共通クロックにより動作するバス１と、共通
クロックとは異なったクロックで動作するとともに、両
クロック間の情報転送を同期化する同期化回路を持つモ
ジュール２とを備え、バス１とモジュール２を接続して
構成した情報処理装置において、共通クロックに同期化
した同期化リセット信号を出力する同期化リセット手段
２ａを設け、モジュール２全体をモジュール内の動作ク
ロックによりリセットする際、共通クロックが動作して
いる場合には、バス側同期化回路２ｅを、同期化リセッ
ト信号によりリセットすることにより、バスの擾乱を防
ぐように構成したものである。

【００１６】本発明の請求項２の発明は、共通クロック
により動作するバス１と、共通クロックとは異なったク
ロックで動作するとともに、両クロック間の情報転送を
同期化する同期化回路を持つモジュール２とを備え、バ
ス１とモジュール２を接続して構成した情報処理装置に
おいて、モジュール２全体をモジュール内の動作クロッ
クによりリセットする際、共通クロックが動作している
場合には、共通クロックに同期して、バスとモジュール
間のデータの転送方向を制御するデータ転送方向制御手
段２ｃの転送方向をモジュール側に向けて、バス側同期
化回路２ｅをリセットすることにより、バスの擾乱を防
ぐように構成したものである。

【００１７】本発明の請求項３の発明は、請求項２の発
明において、モジュール内部からリセット信号を入力し
た際、共通クロックが動作している場合には、バス側同
期化回路２ｅに入力される共通クロックを一時停止し、
クロック停止期間中にバス側同期化回路２ｅにリセット
信号を入力することにより、バスの擾乱を防ぐように構
成したものである。

【００１８】本発明の請求項４の発明は、請求項１，２
または請求項３の発明において、モジュール内部からリ
セット信号を入力した際、共通クロックが停止している
場合には、モジュール内部のクロックで作成した信号を
リセット信号として、バス側同期化回路２ｅに入力する
ことにより、正常にリセットが行われるように構成した
ものである。

【００１９】本発明の請求項５の発明は、請求項１，
２，３または請求項４の発明において、モジュール内部
から入力されたリセット信号を遅延して遅延リセット信
号を作成する遅延リセット手段２ｂを設け、遅延リセッ
ト手段２ｂにより作成されるリセット信号を、共通クロ
ックが動作している場合の同期化リセット信号に包含さ
れる長さに制御し、同期化リセット信号と遅延リセット
信号の論理オア結果を用いてバス側同期化回路２ｅをリ
セットすることにより、共通クロックの停止を判定する
ことなく、バス側同期化回路２ｅをリセットできるよう
に構成したものである。

【００２０】

【作用】請求項１の発明において、共通クロックが動作
している場合に、リセット信号が入力されると、同期化
リセット手段２ａは、リセット信号を共通クロックに同
期化させた同期化リセット信号を発生する。同期化リセ
ット信号はバス側同期化回路２ｅに与えられ、共通クロ
ックに同期して、バス側同期化回路２ｅをリセットす
る。

【００２１】共通クロックに同期して、バス側同期化回
路２ｅをリセットするので、リセット時にバスの擾乱を
生じない。請求項２の発明において、共通クロックが動
作している場合に、リセット信号が入力されると、共通
クロックに同期して、バスとモジュール間のデータの転
送方向を制御するデータ転送方向制御手段２ｃの転送方
向をモジュール側に向けて、バス側同期化回路２ｅをリ
セットする。

【００２２】共通クロックに同期して、データの転送方
向をモジュール側に向けるので、バス上で動作を行って
いる最中にリセットがかかってもバスに擾乱を生じな
い。請求項３の発明においては、請求項２の発明と同じ
く、データ転送方向制御手段２ｃの転送方向をモジュー
ル側に向けてからリセットするため、バスに擾乱を生じ
ない。

【００２３】請求項４の発明においては、共通クロック
が停止している場合、モジュール内部のクロックで作成
した信号をリセット信号として、バス側同期化回路２ｅ
に入力するので、共通クロック停止時においても、バス
側同期化回路２ｅを正常にリセットすることができる。
請求項５の発明においては、遅延リセット手段２ｂによ
り作成されるリセット信号を、共通クロックが動作して
いる場合の同期化リセット信号に包含される長さに制御
し、同期化リセット信号と遅延リセット信号の論理オア
結果を用いてバス側同期化回路２ｅをリセットしている
ので、共通クロックが動作に関係なく、同一の信号によ
りバス側同期化回路２ｅをリセットすることができ、共
通クロックの停止を判定することなくリセットすること
が可能となる。

【００２４】

【実施例】図２は本発明の第１の実施例を示す図であ
り、同図は図８（ｂ）に示すバス・コントローラ８９，
９０内部に設けられたリセット回路の構成を示す図であ
る。同図において、３０１１ないし３０１７は遅延リセ
ット信号を生成するためのフリップフロップ群であり、
本実施例においては、７段のフリップフロップ群が示さ
れているが、この段数は内部クロックと外部クロックの
差によって適宜定めることができる。

【００２５】３０２ないし３０４は同期化リセット信号
を生成するフリップフロップ群であり、単なる同期化で
あれば、フリップフロップ３０２，３０３の２段だけで
もよいが、本実施例においては、内部クロックと外部ク
ロックの差を考慮してフリップフロップ３０４を追加し
ている。３１１，３１２は本実施例においてリセットの
対象となるバス・コントローラ８９，９０の内部クロッ
ク側およびバス・クロック側の一般フリップフロップ群
である。

【００２６】３２１は遅延リセット信号を作っているア
ンド・ゲート、また、３２２は遅延リセット信号を包含
するインヒビット信号を作るアンドゲートを示してい
る。アンドゲート３２２は本来は必要ないゲートである
が、バス側フリップフロップ群の中にリセット時にクロ
ック入力をハイレベルにしておく必要のある回路が存在
するため設けられたものであり、バス・クロック停止時
のリセットのため必要とされる（停止したバス・クロッ
クがハイレベルとなっている保証はないため）。

【００２７】３２３はフリップフロップ３０４のセット
・タイミングをフリップフロップ３０３と同じとし、リ
セット・タイミングをフリップフロップ３０３の１τ後
（１τはバス・クロックの１クロック・サイクル）にす
ることにより、回路動作のタイミングを確保するための
オアゲートを示す。３２４はバス側フリップフロップ群
３１２に与えるクロックを、フリップフロップ３０４が
出力する同期化リセット信号とアンドゲート３２２が出
力するインヒビット信号により抑止するためのオアゲー
トを示し、また、３２５はフリップフロップ３０４が出
力する同期化リセット信号とアンドゲート３２１が出力
する遅延リセット信号の論理ＯＲを得るためのオアゲー
トを示す。

【００２８】３２６はバス・クロック側の一般フリップ
フロップ群中に設けられたバス方向制御用フリップフロ
ップの出力を、フリップフロップ３０４が出力する同期
リセット信号がオンのときにマスクするためのアンド・
ゲート、３２７はバスとの接続をするトランシーバを示
し、アンドゲート３２６の出力がローレベルのとき（同
期化リセット信号がオンのときは、アンドゲート３２６
の出力はローレベルとなる）トランシーバ３２７のデー
タ伝送方向は入力方向に固定される。

【００２９】同図において、従来例と同様、ＰＭ−ＣＬ
ＯＣＫはプロセッサ８５の内部クロック、ＢＵＳ−ＣＬ
ＯＣＫはバス側のクロックであり、点線はクロック境界
を示し、点線より上はプロセッサ８５の内部クロック領
域、点線より下はバス・クロック領域を示す。図３，図
４は図２に示した第１の実施例の動作を示すタイム・チ
ャートであり、図３はバス側のクロックが動作している
時のタイム・チャートを示し、図４はバス側のクロック
が停止しているときのタイム・チャートを示す。

【００３０】図３，図４において、ＰＭ−ＣＬＯＣＫは
プロセッサの内部クロック、ＢＵＳ−ＣＬＯＣＫはバス
側のクロック、「ＲＥＳＥＴ」はリセット信号、３０１
１ないし３０１７はフリップフロップ群３０１１ないし
３０１７の出力、３２２はアンドゲート３２２の出力、
３２１はアンドゲート３２１の出力、３０２，３０３，
３０４はそれぞれ同期化リセット信号を生成するフリッ
プフロップ３０２，３０３，３０４の出力、３２４，３
２５，３２６はそれぞれ、オアゲート３２４，３２５、
アンドゲート３２６の出力である。

【００３１】また、図３，図４において、斜線部分は値
がハイレベルがローレベルかいずれか一方であることを
示している。次に図２の回路の動作を図３，図４を用い
て説明する。図２，図３において、バス側クロックが動
作しているとき、リセット信号「ＲＥＳＥＴ」が入力さ
れると、このリセット信号は、内部側フリップフロップ
群３１１をリセットするとともに、遅延リセット信号を
生成するためのフリップフロップ３０１１，同期化リセ
ット信号を生成するフリップフロップ３０２に与えられ
る。

【００３２】リセット信号の入力により、遅延リセット
信号を生成するためのフリップフロップ群３０１１ない
し３０１７は図３に示すように、内部クロックＰＭ−Ｃ
ＬＯＣＫに同期して順次セットされその出力は順次ハイ
レベルとなる。また、図３に示すように、同期化リセッ
ト信号を生成するフリップフロップ３０２はリセット信
号の入力により、バス側クロックＢＵＳ−ＣＬＯＣＫに
同期してセットされ、次のバス側クロックＢＵＳ−ＣＬ
ＯＣＫが入力されると、フリップフロップ３０３，３０
４もセットされる。

【００３３】フリップフロップ３０４がセットされるこ
とにより、その出力はハイレベルとなり、オアゲート３
２４の出力をハイレベルとしてバス側フリップフロップ
群３１２に与えられるクロック信号を抑止する。また、
フリップフロップ３０４の出力はオアゲート３２５に与
えられ、オアゲート３２５の出力をハイレベルにして、
バス側フリップフロップ群３１２にリセット信号を与え
る。

【００３４】さらに、フリップフロップ３０４がセット
されることにより、その反転出力はローレベルとなり、
アンドゲート３２６の出力をローレベルとして、トラン
シーバ３２７の方向を入力方向に固定する。一方、遅延
リセット信号を生成するためのフリップフロップ群３０
１１ないし３０１７のフリップフロップ３０１６がセッ
トされると、アンドゲート３２２が出力を発生し、ま
た、フリップフロップ３０１７がセットされると、アン
ドゲート３２１が出力を発生する。この場合には、オア
ゲート３２４，３２５の出力がすでにハイレベルなの
で、その出力には影響しない。

【００３５】次いで、リセット信号「ＲＥＳＥＴ」がロ
ーレベルになると、アンドゲート３２１の出力がローレ
ベルになるとともに、遅延リセット信号を生成するため
のフリップフロップ群３０１１ないし３０１７の出力は
順次ローレベルとなる。そして、フリップフロップ３０
１１の出力がローレベルになるとアンドゲート３２２の
出力がローレベルとなる。

【００３６】一方、図３の示すように、同期化リセット
信号を生成するためのフリップフロップ群３０２，３０
３，３０４の出力はバス側のクロックに同期して順次ロ
ーレベルとなり、フリップフロップ３０４の出力がロー
レベルになると、オアゲート３２４を介してバス側クロ
ックＢＵＳ−ＣＬＯＣＫがバス側フリップフロップ群３
１２に与えられる。

【００３７】また、フリップフロップ３０４の反転出力
がハイレベルとなり、アンドゲート３２６に与えられる
ため、アンドゲート３２６はバス側フリップフロップ群
３１２中に設けられているバス方向制御用フリップフロ
ップが出力する本来の方向制御信号を出力するようにな
る。さらに、オアゲート３２５の出力がローレベルとな
り、バス側フリップフロップ群３１２へのリセット信号
がローレベルとなる。

【００３８】以上のように、バス側のクロックが動作し
ているときに、リセット信号「ＲＥＳＥＴ」が入力され
ると、バス側のクロックに同期して、バス側フリップフ
ロップ群３１２をリセットするとともに、トランシーバ
３２７へ与えられるバス方向制御信号を内側に向ける。
このため、バス上で動作を行っているときにリセットを
かけても擾乱をきたすことがない。

【００３９】次に、バス側クロックＢＵＳ−ＣＬＯＣＫ
が停止しているときの動作を図２，図４を用いて説明す
る。リセット信号「ＲＥＳＥＴ」が入力されると、この
リセット信号は、内部側フリップフロップ群３１１をリ
セットするとともに、遅延リセット信号を生成するため
のフリップフロップ３０１１に与えられる。

【００４０】リセット信号に入力により、遅延リセット
信号を生成するためのフリップフロップ群３０１１ない
し３０１７は、バス側クロックが動作している場合と同
様に、図４に示すように、内部クロックＰＭ−ＣＬＯＣ
Ｋに同期して順次セットされその出力は順次ハイレベル
となる。一方、バス側のクロックが停止しているため、
同期化リセット信号生成用のフリップフロップ群３０
２，３０３，３０４は動作しない。

【００４１】遅延リセット信号を生成するためのフリッ
プフロップ群３０１１ないし３０１７のフリップフロッ
プ３０１６がセットされると、アンドゲート３２２が出
力を発生し、オアゲート３２４の出力をハイレベルとす
る。また、フリップフロップ３０１７がセットされる
と、アンドゲート３２１が出力を発生し、この出力はオ
アゲート３２５の出力をハイレベルとしてバス側フリッ
プフロップ群３１２をリセットする。

【００４２】さらに、バス側フリップフロップ群３１２
がリセットされることにより、その中に含まれるバス方
向制御用フリップフロップもリセットされ、その出力は
ローレベルとなるため、アンドゲート３２６の出力はロ
ーレベルとなり、トランシーバ３２７をへ与えられるバ
ス方向制御信号を内側に向ける。次いで、リセット信号
「ＲＥＳＥＴ」がローレベルになると、前記したのと同
様、アンドゲート３２１の出力およびオアゲート３２５
の出力がローレベルとなり、バス側フリップフロップ群
３１２へのリセット信号がローレベルとなる。

【００４３】遅延リセット信号を生成するためのフリッ
プフロップ群３０１１ないし３０１７の出力は順次ロー
レベルとなり、フリップフロップ３０１１の出力がロー
レベルになるとアンドゲート３２２の出力がローレベル
となる。なお、図４はフリップフロップ３０２，３０
３，３０４の値がローレベルであることを前提にしてい
るが、電源投入時からバス側のクロックが停止している
場合には、フリップフロップ３０２，３０３，３０４の
値は不定になる。

【００４４】しかし、この場合、フリップフロップ３０
４の出力がハイレベルであったとしても、バス側フリッ
プフロップ群３１２にリセットがかかり続けるだけで、
問題はない（バス側クロックが停止しているので、回路
にリセットがかかり続けても問題ない。）以上のよう
に、バス側のクロックが停止しているときには、リセッ
ト信号「ＲＥＳＥＴ」が入力されると、バストランシー
バの伝送方向を内側に向けるとともに、遅延手段の出力
によりバス側フリップフロップ群をリセットするので、
バス側クロックが停止している場合においても、リセッ
トを保証することができる。

【００４５】図５は本発明の第２の実施例を示す図であ
り、図２と同一のものには同一の符号が付されており、
本実施例においては、図２におけるオアゲート３２５が
除去され、トゥルー・バッファ６２５が設けられている
点で相違し、その余の点は図２の実施例と同一である。
なお、上記トゥルー・バッファ６２５はハイレベル信号
が入力されたときハイレベルの出力を発生する手段であ
り、回路構成上は必要ないものであって、説明の都合上
設けたものである。

【００４６】図６，図７は図５の動作を説明するタイム
・チャートであり、図３，図４と同様、図６はバス側の
クロックが動作している時のタイム・チャートを示し、
図７はバス側のクロックが停止しているときのタイム・
チャートを示す。また、図６，図７に示される各信号に
付された符号（６０１１，６０１２等）は図３，図４と
同様、図５の回路図の対応した符号の付された素子の出
力を意味する。

【００４７】図５の実施例において、バス側のクロック
動作時にリセット信号「ＲＥＳＥＴ」が入力されると、
基本的には、図２に示した第１の実施例と同様に動作す
るが、図２におけるオアゲート３２５が除去されている
ため、バス側フリップフロップ群６１２へのリセット信
号はアンドゲート６２１の出力により与えられる。この
ため、バス側フリップフロップ群６１２に与えられるリ
セット信号は、バス側のクロックと非同期となる。

【００４８】しかしなから、トランシーバ６２７の方向
を内側に向けるタイミングは、図２の第１の実施例と同
様、同期化リセット信号を生成するフリップフロップ６
０４の出力により行っているので、リセット時にバスに
擾乱を起こすことはない。また、バス側クロックが停止
してる場合の動作は、図４，図７から明らかなように、
図２の第１の実施例と同じであるが、本実施例の場合に
は、図２のオアゲート３２５が除去されているため、図
２の実施例のように、フリップフロップ６０４がハイレ
ベルになっている場合でもバス側フリップフロップ群６
１２にリセットがかかり続けることはない。

【００４９】

【発明の効果】以上説明したことから明らかなように、
本発明においては、バス側のクロックが停止している場
合にもリセットを保証できるだけでなく、バス側のクロ
ックが動作し、バス上で動作している最中にリセットを
かけてもバスに擾乱を生ずることがないので、リセット
を行う際にバスの動作を停止させるための前処理を行う
必要がなく、また、万一バス上で動作している最中にリ
セットがかかってしまった場合にも他のモジュールへ悪
影響を及ぼすことを避けることができる。

【図面の簡単な説明】

【図１】本発明の基本構成図である。

【図２】本発明の第１の実施例を示す図である。

【図３】第１の実施例のバス側クロック動作時のタイム
・チャートである。

【図４】第１の実施例のバス側クロック停止時のタイム
・チャートである。

【図５】本発明の第２の実施例を示す図である。

【図６】第２の実施例のバス側クロック動作時のタイム
・チャートである。

【図７】第２の実施例のバス側クロック停止時のタイム
・チャートである。

【図８】本発明の対象となる情報処理装置のシステム構
成を示す図である。

【図９】従来例を示す図である。

【図１０】従来例の動作を示すタイム・チャートであ
る。

【符号の説明】

１ バス ２ モジュール ２ａ 同期化リセット手段 ２ｂ 遅延リセット手段 ２ｃ データ転送方向制御手段 ２ｄ 内部側同期化回路 ２ｅ バス側同期回路 ３０２，３０３，３０４，６０２，６０３，６０４同期
化リセット信号を生成するフリップフロップ群 ３１１，６１１ 内部側フリップフロップ群 ３１２，６１２ バス側フリップフロップ群 ３２１，３２２，３２６，６２１，６２２，６２６ ア
ンドゲート ３２３，３２４，３２５，６２３，６２４ オ
アゲート ３２７，６２７ トランシーバ ６２５ バッファ ３０１１，３０１２，３０１３，３０１４，３０１５，
３０１６，３０１７ ６０１１，６０１２，６０１３，６０１４，６０１５，
６０１６，６０１７ 遅延リセット信号を生成する
ためのフリップフロップ群

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 共通クロックにより動作するバス(1)
   と、 共通クロックとは異なったクロックで動作するととも
   に、両クロック間の情報転送を同期化する同期化回路を
   持つモジュール(2) とを備え、 バス(1) とモジュール(2) を接続して構成した情報処理
   装置において、 共通クロックに同期化した同期化リセット信号を出力す
   る同期化リセット手段(2a)を設け、 モジュール(2) 全体をモジュール内の動作クロックによ
   りリセットする際、 共通クロックが動作している場合には、バス側同期化回
   路(2e)を、同期化リセット信号によりリセットすること
   により、バスの擾乱を防ぐことを特徴とする非同期化回
   路リセット方式。
2. 【請求項２】 共通クロックにより動作するバス(1)
   と、 共通クロックとは異なったクロックで動作するととも
   に、両クロック間の情報転送を同期化する同期化回路を
   持つモジュール(2) とを備え、 バス(1) とモジュール(2) を接続して構成した情報処理
   装置において、 モジュール(2) 全体をモジュール内の動作クロックによ
   りリセットする際、 共通クロックが動作している場合には、共通クロックに
   同期して、バスとモジュール間のデータの転送方向を制
   御するデータ転送方向制御手段(2c)の転送方向をモジュ
   ール側に向けて、バス側同期化回路(2e)をリセットする
   ことにより、バスの擾乱を防ぐことを特徴とする非同期
   化回路リセット方式。
3. 【請求項３】 モジュール内部からリセット信号を入力
   した際、 共通クロックが動作している場合には、バス側同期化回
   路(2e)に入力される共通クロックを一時停止し、クロッ
   ク停止期間中にバス側同期化回路(2e)にモジュール内部
   のクロックで作成したリセット信号を入力することによ
   り、バスの擾乱を防ぐことを特徴とする請求項２の非同
   期化回路リセット方式。
4. 【請求項４】 モジュール内部からリセット信号を入力
   した際、 共通クロックが停止している場合には、モジュール内部
   のクロックで作成した信号をリセット信号として、バス
   側同期化回路(2e)に入力することにより、正常にリセッ
   トが行われるようにしたことを特徴とする請求項１，２
   または請求項３の非同期化回路リセット方式。
5. 【請求項５】 モジュール内部から入力されたリセット
   信号を遅延して遅延リセット信号を作成する遅延リセッ
   ト手段(2b)を設け、 遅延リセット手段(2b)により作成されるリセット信号
   を、共通クロックが動作している場合の同期化リセット
   信号に包含される長さに制御し、 同期化リセット信号と遅延リセット信号の論理オア結果
   を用いてバス側同期化回路(2e)をリセットすることによ
   り、 共通クロックの停止を判定することなく、バス側同期化
   回路(2e)をリセットできるようにしたことを特徴とする
   請求項１，２または請求項４の非同期化回路リセット方
   式。