JP2756445B2 - 非同期回路リセット方式 - Google Patents
非同期回路リセット方式Info
- Publication number
- JP2756445B2 JP2756445B2 JP4123425A JP12342592A JP2756445B2 JP 2756445 B2 JP2756445 B2 JP 2756445B2 JP 4123425 A JP4123425 A JP 4123425A JP 12342592 A JP12342592 A JP 12342592A JP 2756445 B2 JP2756445 B2 JP 2756445B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- reset
- clock
- reset signal
- module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
なったクロックで動作する回路をリセットするための非
同期回路リセット方式に関し、特に、バス・コントロー
ラのようにプロセッサ内部で作られるクロックとバス・
ハンドラーから供給されるクロックの異なった2以上の
クロックにより動作する回路をリセットするのに好適な
非同期回路リセット方式に関するものである。
のシステム構成を示す図であり、同図(a)は全体シス
テムの構成を示す図、同図(b)はプロセッサの概略構
成を示す図である。同図(a)において、80a,80
bはプロセッサ、81a,81bはバス・ハンドラー、
82a,82b,82cはアダプタの各モジュールを示
す。また、同図(b)おいて、85はプロセッサ、86
はメモリ、87はメモリ・コントロール・ユニット(以
下MCUという)、88はCPU、89,90はバス・
コントローラ、89a,90aはトランシーバである。
1a,81bはバス上の各モジュールに対してクロック
を供給するとともに、各モジュールのバス使用要求信号
を受けて排他制御(アービトレーション)を行い、使用
許可信号を出す。また、アダプタ82a,82b,82
cは各入出力装置とのインタフェースをとる。図8
(b)において、プロセッサ85は同図に示すように、
メモリ86,MCU87,CPU88,バス・コントロ
ーラ89,90より構成されており、各ユニットは内部
バスで接続されている。
ロセッサ85内に2つ搭載され、各々、共通バス0およ
び共通バス1に接続されている。図8(a),(b)に
おいて、バス・コントローラ89,90はプロセッサ8
5内部で作られるクロックと、バス・ハンドラー81
a,81bより供給されるクロックの2つのクロックを
入力して動作し、プロセッサ85内のCPU88からの
命令を共通バスを介してアダプタ82a,82b,82
cに伝えたり、アダプタ82a,82b,82cのデー
タ転送要求を受け付けて、MCU87を介してメモリ8
6との間でデータの転送を行ったり、アダプタ82a,
82b,82cの割り込み要求をCPUに伝えたりす
る。
ラ89,90内部に設けられた、リセット回路の従来の
構成を示す図であり、同図において、9011ないし9
017は遅延リセット信号を生成するためのフリップフ
ロップ群、911,912はバス・コントローラ89,
90の内部クロック側およびバス・クロック側の一般フ
リップフロップ群、921は遅延リセット信号を作って
いるアンド・ゲート、902,903はリセット制御用
のフリップフロップであり、フリップフロップ902,
903において、入力端子Dはクロックに同期してフリ
ップフロップの状態を切り換える同期入力端子であり、
入力端子Rは非同期リセット入力端子である。
リップフロップ912へクロックを供給するためのオア
・ゲート、926はバス・クロック側の一般フリップフ
ロップ群912中に設けられたバス方向制御用フリップ
フロップの出力を、リセット制御用のフリップフロップ
903がオフのときにマスクするためのアンド・ゲー
ト、327はデータ伝送方向を制御するためのトランシ
ーバである。
ッサ85の内部クロック、BUS−CLOCKはバス側
のクロックであり、点線はクロック境界を示し、点線よ
り上はプロセッサ85の内部クロック領域、点線より下
はバス・クロック領域を示す。図10は図9に示した従
来のリセット回路の動作を示すタイム・チャートであ
り、同図において、「RESET」はリセット信号、9
011ないし9017はフリップフロップ群9011な
いし9017の出力、921はアンドゲート921の出
力、902,903はそれぞれリセット制御用のフリッ
プフロップ902,903の出力、INHはフリップフ
ロップ903のインヒビット出力を示している。
の動作を説明する。リセット信号RESETがハイレベ
ルになると、この信号は内部側フリップフロップ群91
1に与えられ、内部側フリップフロップ群911をリセ
ットするとともに、遅延リセット信号を生成するための
フリップフロップ群9011ないし9017に与えられ
る。このため、フリップフロップ群9011ないし90
17は図10に示すように、プロセッサの内部クロック
PM−CLOCKに同期して、その出力が順次ハイレベ
ルとなる。
制御用フリップフロップ902,903の非同期リセッ
ト端子Rに与えられ、フリップフロップ902の同期入
力端子Dに与えられているハイレベル信号によりセット
されていたフリップフロップ902,903をクロック
とは非同期にリセットする。その結果、フリップフロッ
プ903のインヒビット出力INHは図10のINHに
示すようにハイレベルとなり、アンドゲート926の他
方の入力端に入力されるデータ伝送方向制御信号をマス
クし、トランシーバ327のデータ伝送方向を内側に向
ける。また、これと同時にオアゲート922にハイレベ
ルの信号を与え、バス・クロックBUS−CLOCKが
バス側FF群912に入力されるのを抑止する。
プフロップ群9011ないし9017に与えられている
リセット信号RESETにより、フリップフロップ90
11ないし9017が順次オンとなり、フリップフロッ
プ9017の出力がハイレベルになると、アンドゲート
921が出力を発生し、バス側フリップフロップ群91
2にリセット入力が加わり、バス側フリップフロップ群
912がリセットされる。また、バス側フリップフロッ
プ群912がリセットされることにより、その中に含ま
れるトランシーバ327の伝送方向を制御するバス方向
制御用フリップフロップもリセットされる。
ベルとなると、アンドゲート921の出力はローレベル
になるとともに、リセット制御用フリップフロップ90
2,903はクロックに同期して順次セットされ、フリ
ップフロップ903のインヒビット出力INHはローレ
ベルとなる。このため、オアゲート922によるクロッ
クの抑止が解除され、バス側フリップフロップ群912
にクロックBUS−CLOCKが供給される。
ルとなることにより、アンドゲート926のマスクは解
除されるが、バス側フリップフロップ群912に含まれ
るバス方向制御用フリップフロップはリセットされてい
るので、トランシーバ327のデータ伝送方向は内側に
向いたままである。以上のように、従来のリセット回路
においては、リセット信号を遅延する手段を設け、リセ
ット信号が入力されたとき、バストランシーバの伝送方
向を内側に向けるとともに、バスクロックがバス側フリ
ップフロップ群に供給されるのを抑止し、その間に上記
遅延手段の出力によりバス側フリップフロップ群にリセ
ット信号を与えていた。
来のリセット方式においては、データの伝送方向を制御
するトランシーバの伝送方向を内側に向けるタイミング
がバス側のクロックとは非同期であるため、バス上で動
作を行っている最中にリセットがかかると、バスに擾乱
が発生し、最悪の場合には他のモジュールがHALTし
てしまうという問題があった。
自モジュールがバス上で動作を停止しているタイミング
を待つか、或いは一時停止させるように制御を行う必要
があった。本発明は上記した従来技術の欠点を改善する
ためになされたものであって、二以上の異なるクロック
を使用する回路のリセット時に、バス側のクロックが停
止していても正常にリセットされることを保証するとと
もに、バス側のクロックが動作している時には、バスを
擾乱させないようにリセットされることを保証すること
により、リセットにより他のモジュールに悪影響を与え
ないようにし、且つ、リセットを行う際に前処理を行う
必要がないようにした非同期回路リセット方式を提供す
ることを目的とする。
図である。上記課題を解決するため、本発明の請求項1
の発明は、共通クロックにより動作するバス1と、共通
クロックとは異なったクロックで動作するとともに、両
クロック間の情報転送を同期化する同期化回路を持つモ
ジュール2とを備え、バス1とモジュール2を接続して
構成した情報処理装置において、共通クロックに同期化
した同期化リセット信号を出力する同期化リセット手段
2aを設け、モジュール2全体をモジュール内の動作ク
ロックによりリセットする際、共通クロックが動作して
いる場合には、バス側同期化回路2eを、同期化リセッ
ト信号によりリセットすることにより、バスの擾乱を防
ぐように構成したものである。
により動作するバス1と、共通クロックとは異なったク
ロックで動作するとともに、両クロック間の情報転送を
同期化する同期化回路を持つモジュール2とを備え、バ
ス1とモジュール2を接続して構成した情報処理装置に
おいて、モジュール2全体をモジュール内の動作クロッ
クによりリセットする際、共通クロックが動作している
場合には、共通クロックに同期して、バスとモジュール
間のデータの転送方向を制御するデータ転送方向制御手
段2cの転送方向をモジュール側に向けて、バス側同期
化回路2eをリセットすることにより、バスの擾乱を防
ぐように構成したものである。
明において、モジュール内部からリセット信号を入力し
た際、共通クロックが動作している場合には、バス側同
期化回路2eに入力される共通クロックを一時停止し、
クロック停止期間中にバス側同期化回路2eにリセット
信号を入力することにより、バスの擾乱を防ぐように構
成したものである。
または請求項3の発明において、モジュール内部からリ
セット信号を入力した際、共通クロックが停止している
場合には、モジュール内部のクロックで作成した信号を
リセット信号として、バス側同期化回路2eに入力する
ことにより、正常にリセットが行われるように構成した
ものである。
2,3または請求項4の発明において、モジュール内部
から入力されたリセット信号を遅延して遅延リセット信
号を作成する遅延リセット手段2bを設け、遅延リセッ
ト手段2bにより作成されるリセット信号を、共通クロ
ックが動作している場合の同期化リセット信号に包含さ
れる長さに制御し、同期化リセット信号と遅延リセット
信号の論理オア結果を用いてバス側同期化回路2eをリ
セットすることにより、共通クロックの停止を判定する
ことなく、バス側同期化回路2eをリセットできるよう
に構成したものである。
している場合に、リセット信号が入力されると、同期化
リセット手段2aは、リセット信号を共通クロックに同
期化させた同期化リセット信号を発生する。同期化リセ
ット信号はバス側同期化回路2eに与えられ、共通クロ
ックに同期して、バス側同期化回路2eをリセットす
る。
路2eをリセットするので、リセット時にバスの擾乱を
生じない。請求項2の発明において、共通クロックが動
作している場合に、リセット信号が入力されると、共通
クロックに同期して、バスとモジュール間のデータの転
送方向を制御するデータ転送方向制御手段2cの転送方
向をモジュール側に向けて、バス側同期化回路2eをリ
セットする。
向をモジュール側に向けるので、バス上で動作を行って
いる最中にリセットがかかってもバスに擾乱を生じな
い。請求項3の発明においては、請求項2の発明と同じ
く、データ転送方向制御手段2cの転送方向をモジュー
ル側に向けてからリセットするため、バスに擾乱を生じ
ない。
が停止している場合、モジュール内部のクロックで作成
した信号をリセット信号として、バス側同期化回路2e
に入力するので、共通クロック停止時においても、バス
側同期化回路2eを正常にリセットすることができる。
請求項5の発明においては、遅延リセット手段2bによ
り作成されるリセット信号を、共通クロックが動作して
いる場合の同期化リセット信号に包含される長さに制御
し、同期化リセット信号と遅延リセット信号の論理オア
結果を用いてバス側同期化回路2eをリセットしている
ので、共通クロックが動作に関係なく、同一の信号によ
りバス側同期化回路2eをリセットすることができ、共
通クロックの停止を判定することなくリセットすること
が可能となる。
り、同図は図8(b)に示すバス・コントローラ89,
90内部に設けられたリセット回路の構成を示す図であ
る。同図において、3011ないし3017は遅延リセ
ット信号を生成するためのフリップフロップ群であり、
本実施例においては、7段のフリップフロップ群が示さ
れているが、この段数は内部クロックと外部クロックの
差によって適宜定めることができる。
を生成するフリップフロップ群であり、単なる同期化で
あれば、フリップフロップ302,303の2段だけで
もよいが、本実施例においては、内部クロックと外部ク
ロックの差を考慮してフリップフロップ304を追加し
ている。311,312は本実施例においてリセットの
対象となるバス・コントローラ89,90の内部クロッ
ク側およびバス・クロック側の一般フリップフロップ群
である。
ンド・ゲート、また、322は遅延リセット信号を包含
するインヒビット信号を作るアンドゲートを示してい
る。アンドゲート322は本来は必要ないゲートである
が、バス側フリップフロップ群の中にリセット時にクロ
ック入力をハイレベルにしておく必要のある回路が存在
するため設けられたものであり、バス・クロック停止時
のリセットのため必要とされる(停止したバス・クロッ
クがハイレベルとなっている保証はないため)。
・タイミングをフリップフロップ303と同じとし、リ
セット・タイミングをフリップフロップ303の1τ後
(1τはバス・クロックの1クロック・サイクル)にす
ることにより、回路動作のタイミングを確保するための
オアゲートを示す。324はバス側フリップフロップ群
312に与えるクロックを、フリップフロップ304が
出力する同期化リセット信号とアンドゲート322が出
力するインヒビット信号により抑止するためのオアゲー
トを示し、また、325はフリップフロップ304が出
力する同期化リセット信号とアンドゲート321が出力
する遅延リセット信号の論理ORを得るためのオアゲー
トを示す。
フロップ群中に設けられたバス方向制御用フリップフロ
ップの出力を、フリップフロップ304が出力する同期
リセット信号がオンのときにマスクするためのアンド・
ゲート、327はバスとの接続をするトランシーバを示
し、アンドゲート326の出力がローレベルのとき(同
期化リセット信号がオンのときは、アンドゲート326
の出力はローレベルとなる)トランシーバ327のデー
タ伝送方向は入力方向に固定される。
OCKはプロセッサ85の内部クロック、BUS−CL
OCKはバス側のクロックであり、点線はクロック境界
を示し、点線より上はプロセッサ85の内部クロック領
域、点線より下はバス・クロック領域を示す。図3,図
4は図2に示した第1の実施例の動作を示すタイム・チ
ャートであり、図3はバス側のクロックが動作している
時のタイム・チャートを示し、図4はバス側のクロック
が停止しているときのタイム・チャートを示す。
プロセッサの内部クロック、BUS−CLOCKはバス
側のクロック、「RESET」はリセット信号、301
1ないし3017はフリップフロップ群3011ないし
3017の出力、322はアンドゲート322の出力、
321はアンドゲート321の出力、302,303,
304はそれぞれ同期化リセット信号を生成するフリッ
プフロップ302,303,304の出力、324,3
25,326はそれぞれ、オアゲート324,325、
アンドゲート326の出力である。
がハイレベルがローレベルかいずれか一方であることを
示している。次に図2の回路の動作を図3,図4を用い
て説明する。図2,図3において、バス側クロックが動
作しているとき、リセット信号「RESET」が入力さ
れると、このリセット信号は、内部側フリップフロップ
群311をリセットするとともに、遅延リセット信号を
生成するためのフリップフロップ3011,同期化リセ
ット信号を生成するフリップフロップ302に与えられ
る。
信号を生成するためのフリップフロップ群3011ない
し3017は図3に示すように、内部クロックPM−C
LOCKに同期して順次セットされその出力は順次ハイ
レベルとなる。また、図3に示すように、同期化リセッ
ト信号を生成するフリップフロップ302はリセット信
号の入力により、バス側クロックBUS−CLOCKに
同期してセットされ、次のバス側クロックBUS−CL
OCKが入力されると、フリップフロップ303,30
4もセットされる。
とにより、その出力はハイレベルとなり、オアゲート3
24の出力をハイレベルとしてバス側フリップフロップ
群312に与えられるクロック信号を抑止する。また、
フリップフロップ304の出力はオアゲート325に与
えられ、オアゲート325の出力をハイレベルにして、
バス側フリップフロップ群312にリセット信号を与え
る。
されることにより、その反転出力はローレベルとなり、
アンドゲート326の出力をローレベルとして、トラン
シーバ327の方向を入力方向に固定する。一方、遅延
リセット信号を生成するためのフリップフロップ群30
11ないし3017のフリップフロップ3016がセッ
トされると、アンドゲート322が出力を発生し、ま
た、フリップフロップ3017がセットされると、アン
ドゲート321が出力を発生する。この場合には、オア
ゲート324,325の出力がすでにハイレベルなの
で、その出力には影響しない。
ーレベルになると、アンドゲート321の出力がローレ
ベルになるとともに、遅延リセット信号を生成するため
のフリップフロップ群3011ないし3017の出力は
順次ローレベルとなる。そして、フリップフロップ30
11の出力がローレベルになるとアンドゲート322の
出力がローレベルとなる。
信号を生成するためのフリップフロップ群302,30
3,304の出力はバス側のクロックに同期して順次ロ
ーレベルとなり、フリップフロップ304の出力がロー
レベルになると、オアゲート324を介してバス側クロ
ックBUS−CLOCKがバス側フリップフロップ群3
12に与えられる。
がハイレベルとなり、アンドゲート326に与えられる
ため、アンドゲート326はバス側フリップフロップ群
312中に設けられているバス方向制御用フリップフロ
ップが出力する本来の方向制御信号を出力するようにな
る。さらに、オアゲート325の出力がローレベルとな
り、バス側フリップフロップ群312へのリセット信号
がローレベルとなる。
ているときに、リセット信号「RESET」が入力され
ると、バス側のクロックに同期して、バス側フリップフ
ロップ群312をリセットするとともに、トランシーバ
327へ与えられるバス方向制御信号を内側に向ける。
このため、バス上で動作を行っているときにリセットを
かけても擾乱をきたすことがない。
が停止しているときの動作を図2,図4を用いて説明す
る。リセット信号「RESET」が入力されると、この
リセット信号は、内部側フリップフロップ群311をリ
セットするとともに、遅延リセット信号を生成するため
のフリップフロップ3011に与えられる。
信号を生成するためのフリップフロップ群3011ない
し3017は、バス側クロックが動作している場合と同
様に、図4に示すように、内部クロックPM−CLOC
Kに同期して順次セットされその出力は順次ハイレベル
となる。一方、バス側のクロックが停止しているため、
同期化リセット信号生成用のフリップフロップ群30
2,303,304は動作しない。
プフロップ群3011ないし3017のフリップフロッ
プ3016がセットされると、アンドゲート322が出
力を発生し、オアゲート324の出力をハイレベルとす
る。また、フリップフロップ3017がセットされる
と、アンドゲート321が出力を発生し、この出力はオ
アゲート325の出力をハイレベルとしてバス側フリッ
プフロップ群312をリセットする。
がリセットされることにより、その中に含まれるバス方
向制御用フリップフロップもリセットされ、その出力は
ローレベルとなるため、アンドゲート326の出力はロ
ーレベルとなり、トランシーバ327をへ与えられるバ
ス方向制御信号を内側に向ける。次いで、リセット信号
「RESET」がローレベルになると、前記したのと同
様、アンドゲート321の出力およびオアゲート325
の出力がローレベルとなり、バス側フリップフロップ群
312へのリセット信号がローレベルとなる。
プフロップ群3011ないし3017の出力は順次ロー
レベルとなり、フリップフロップ3011の出力がロー
レベルになるとアンドゲート322の出力がローレベル
となる。なお、図4はフリップフロップ302,30
3,304の値がローレベルであることを前提にしてい
るが、電源投入時からバス側のクロックが停止している
場合には、フリップフロップ302,303,304の
値は不定になる。
4の出力がハイレベルであったとしても、バス側フリッ
プフロップ群312にリセットがかかり続けるだけで、
問題はない(バス側クロックが停止しているので、回路
にリセットがかかり続けても問題ない。)以上のよう
に、バス側のクロックが停止しているときには、リセッ
ト信号「RESET」が入力されると、バストランシー
バの伝送方向を内側に向けるとともに、遅延手段の出力
によりバス側フリップフロップ群をリセットするので、
バス側クロックが停止している場合においても、リセッ
トを保証することができる。
り、図2と同一のものには同一の符号が付されており、
本実施例においては、図2におけるオアゲート325が
除去され、トゥルー・バッファ625が設けられている
点で相違し、その余の点は図2の実施例と同一である。
なお、上記トゥルー・バッファ625はハイレベル信号
が入力されたときハイレベルの出力を発生する手段であ
り、回路構成上は必要ないものであって、説明の都合上
設けたものである。
・チャートであり、図3,図4と同様、図6はバス側の
クロックが動作している時のタイム・チャートを示し、
図7はバス側のクロックが停止しているときのタイム・
チャートを示す。また、図6,図7に示される各信号に
付された符号(6011,6012等)は図3,図4と
同様、図5の回路図の対応した符号の付された素子の出
力を意味する。
動作時にリセット信号「RESET」が入力されると、
基本的には、図2に示した第1の実施例と同様に動作す
るが、図2におけるオアゲート325が除去されている
ため、バス側フリップフロップ群612へのリセット信
号はアンドゲート621の出力により与えられる。この
ため、バス側フリップフロップ群612に与えられるリ
セット信号は、バス側のクロックと非同期となる。
を内側に向けるタイミングは、図2の第1の実施例と同
様、同期化リセット信号を生成するフリップフロップ6
04の出力により行っているので、リセット時にバスに
擾乱を起こすことはない。また、バス側クロックが停止
してる場合の動作は、図4,図7から明らかなように、
図2の第1の実施例と同じであるが、本実施例の場合に
は、図2のオアゲート325が除去されているため、図
2の実施例のように、フリップフロップ604がハイレ
ベルになっている場合でもバス側フリップフロップ群6
12にリセットがかかり続けることはない。
本発明においては、バス側のクロックが停止している場
合にもリセットを保証できるだけでなく、バス側のクロ
ックが動作し、バス上で動作している最中にリセットを
かけてもバスに擾乱を生ずることがないので、リセット
を行う際にバスの動作を停止させるための前処理を行う
必要がなく、また、万一バス上で動作している最中にリ
セットがかかってしまった場合にも他のモジュールへ悪
影響を及ぼすことを避けることができる。
・チャートである。
・チャートである。
・チャートである。
・チャートである。
成を示す図である。
る。
化リセット信号を生成するフリップフロップ群 311,611 内部側フリップフロップ群 312,612 バス側フリップフロップ群 321,322,326,621,622,626 ア
ンドゲート 323,324,325,623,624 オ
アゲート 327,627 トランシーバ 625 バッファ 3011,3012,3013,3014,3015,
3016,3017 6011,6012,6013,6014,6015,
6016,6017 遅延リセット信号を生成する
ためのフリップフロップ群
Claims (5)
- 【請求項1】 共通クロックにより動作するバス(1)
と、 共通クロックとは異なったクロックで動作するととも
に、両クロック間の情報転送を同期化する同期化回路を
持つモジュール(2) とを備え、 バス(1) とモジュール(2) を接続して構成した情報処理
装置において、 共通クロックに同期化した同期化リセット信号を出力す
る同期化リセット手段(2a)を設け、 モジュール(2) 全体をモジュール内の動作クロックによ
りリセットする際、 共通クロックが動作している場合には、バス側同期化回
路(2e)を、同期化リセット信号によりリセットすること
により、バスの擾乱を防ぐことを特徴とする非同期化回
路リセット方式。 - 【請求項2】 共通クロックにより動作するバス(1)
と、 共通クロックとは異なったクロックで動作するととも
に、両クロック間の情報転送を同期化する同期化回路を
持つモジュール(2) とを備え、 バス(1) とモジュール(2) を接続して構成した情報処理
装置において、 モジュール(2) 全体をモジュール内の動作クロックによ
りリセットする際、 共通クロックが動作している場合には、共通クロックに
同期して、バスとモジュール間のデータの転送方向を制
御するデータ転送方向制御手段(2c)の転送方向をモジュ
ール側に向けて、バス側同期化回路(2e)をリセットする
ことにより、バスの擾乱を防ぐことを特徴とする非同期
化回路リセット方式。 - 【請求項3】 モジュール内部からリセット信号を入力
した際、 共通クロックが動作している場合には、バス側同期化回
路(2e)に入力される共通クロックを一時停止し、クロッ
ク停止期間中にバス側同期化回路(2e)にモジュール内部
のクロックで作成したリセット信号を入力することによ
り、バスの擾乱を防ぐことを特徴とする請求項2の非同
期化回路リセット方式。 - 【請求項4】 モジュール内部からリセット信号を入力
した際、 共通クロックが停止している場合には、モジュール内部
のクロックで作成した信号をリセット信号として、バス
側同期化回路(2e)に入力することにより、正常にリセッ
トが行われるようにしたことを特徴とする請求項1,2
または請求項3の非同期化回路リセット方式。 - 【請求項5】 モジュール内部から入力されたリセット
信号を遅延して遅延リセット信号を作成する遅延リセッ
ト手段(2b)を設け、 遅延リセット手段(2b)により作成されるリセット信号
を、共通クロックが動作している場合の同期化リセット
信号に包含される長さに制御し、 同期化リセット信号と遅延リセット信号の論理オア結果
を用いてバス側同期化回路(2e)をリセットすることによ
り、 共通クロックの停止を判定することなく、バス側同期化
回路(2e)をリセットできるようにしたことを特徴とする
請求項1,2または請求項4の非同期化回路リセット方
式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4123425A JP2756445B2 (ja) | 1992-05-15 | 1992-05-15 | 非同期回路リセット方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4123425A JP2756445B2 (ja) | 1992-05-15 | 1992-05-15 | 非同期回路リセット方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05341883A JPH05341883A (ja) | 1993-12-24 |
JP2756445B2 true JP2756445B2 (ja) | 1998-05-25 |
Family
ID=14860247
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4123425A Expired - Fee Related JP2756445B2 (ja) | 1992-05-15 | 1992-05-15 | 非同期回路リセット方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2756445B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4437541B2 (ja) | 2004-11-17 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | リセット制御回路及びリセット制御方法 |
KR102112251B1 (ko) * | 2019-08-02 | 2020-05-19 | 오픈엣지테크놀로지 주식회사 | 인터커넥트 회로의 리셋 방법 및 이를 위한 장치 |
-
1992
- 1992-05-15 JP JP4123425A patent/JP2756445B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05341883A (ja) | 1993-12-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4835728A (en) | Deterministic clock control apparatus for a data processing system | |
JPH02176846A (ja) | 非同期装置間で通信を行なうための効率的なプロトコル | |
JPH07152450A (ja) | コンピュータシステム、ならびに周辺バスクロック信号を制御するためのシステムおよび方法 | |
JPS6015765A (ja) | 共通バスのアクセス制御システム | |
CA1309506C (en) | Asynchronous processor arbitration circuit | |
US4853847A (en) | Data processor with wait control allowing high speed access | |
KR20030039178A (ko) | 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로및 출력 제어 신호 발생 방법 | |
US20040246810A1 (en) | Apparatus and method for reducing power consumption by a data synchronizer | |
KR20030064376A (ko) | 클럭이 전송되는 i/o 시스템을 위한 효율적인 클럭 시작및 정지 장치 | |
EP0375794A1 (en) | Method of synchronizing signals which are generated on different chips having on-chip clocking systems with different speed | |
US5692137A (en) | Master oriented bus bridge | |
US6504854B1 (en) | Multiple frequency communications | |
TWI291624B (en) | Method and device for transferring data and data transfer bridge | |
JP2756445B2 (ja) | 非同期回路リセット方式 | |
US4580243A (en) | Circuit for duplex synchronization of asynchronous signals | |
EP1436685B1 (en) | Data synchronization on a peripheral bus | |
US6041418A (en) | Race free and technology independent flag generating circuitry associated with two asynchronous clocks | |
US6760798B1 (en) | Interface mechanism and method for interfacing a real-time clock with a data processing circuit | |
KR100231721B1 (ko) | 피억세스장치 공유용 버스애비터(Bus Abitor) | |
JPH08180027A (ja) | 調停回路 | |
JP2645462B2 (ja) | データ処理システム | |
KR100263670B1 (ko) | 직접 기억 장소 접근 컨트롤러 | |
KR900005452B1 (ko) | 마이크로 프로세서의 데이터 처리속도를 개선한 회로 | |
JPH02260059A (ja) | コンピュータのバス制御方式 | |
JPH06103766A (ja) | Dramリフレッシュアービタ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971118 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080313 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090313 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100313 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100313 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110313 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110313 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 14 |
|
LAPS | Cancellation because of no payment of annual fees |