JPH03132841A - データ転送方式 - Google Patents
データ転送方式Info
- Publication number
- JPH03132841A JPH03132841A JP27211289A JP27211289A JPH03132841A JP H03132841 A JPH03132841 A JP H03132841A JP 27211289 A JP27211289 A JP 27211289A JP 27211289 A JP27211289 A JP 27211289A JP H03132841 A JPH03132841 A JP H03132841A
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- 238000000034 method Methods 0.000 claims abstract description 7
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 230000015654 memory Effects 0.000 claims description 3
- 239000013545 self-assembled monolayer Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
- 238000000682 scanning probe acoustic microscopy Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、メモリ間のデータ転送方式に関するもので
ある。
ある。
第５図は従来のデータ転送回路を示す図であり図におい
て、（１）はＣＰＵ、（６）と（７）はデータを記憶し
ているＲＡＭ、（９）はＲＡＭを制御するための制御回
路である。
て、（１）はＣＰＵ、（６）と（７）はデータを記憶し
ているＲＡＭ、（９）はＲＡＭを制御するための制御回
路である。
次に動作について説明する。ＣＰ Ｕ （１）は、ＲＡ
Ｍ（６）に対しアドレスを与えてデータを読み出す。
Ｍ（６）に対しアドレスを与えてデータを読み出す。
次いで、ＲＡＭ（７）にアドレスを与えてデータを書く
。
。
あるいは、ＣＰＵ（１）は、ＲＡＭ（７）に対しアドレ
スを与えてデータを読み出す。次いで、ＲＡＭ（６）に
アドレスを与えてデータを書く。
スを与えてデータを読み出す。次いで、ＲＡＭ（６）に
アドレスを与えてデータを書く。
この動作により、メモリ間のデータ転送が行われる。デ
ータの変換が必要であれば、ＣＰＵ（１）にて処理を行
う。
ータの変換が必要であれば、ＣＰＵ（１）にて処理を行
う。
従来のデータ転送方式は以上のように構成されているの
で、ＣＰＵがデータを読む時間が必要であり、転送速度
が遅いこと、ＣＰＵはデータの転送のために専有される
などの問題点があった。
で、ＣＰＵがデータを読む時間が必要であり、転送速度
が遅いこと、ＣＰＵはデータの転送のために専有される
などの問題点があった。
この発明は上記のような問題点を解消するために、なさ
れたもので、ＣＰＵに負担をかけず高速にデータが転送
できるとともに、ＳＡＭ間に論理演算器を入れることで
データの処理を行いながらデータの転送を実行すること
を目的とする。
れたもので、ＣＰＵに負担をかけず高速にデータが転送
できるとともに、ＳＡＭ間に論理演算器を入れることで
データの処理を行いながらデータの転送を実行すること
を目的とする。
この発明に係るデータ転送方式は、複数個のマルチボー
トＲＡＭを利用し、各マルチポートＲＡＭのＳＡＭ部同
志を論理演算器を用いて結合、または直接結合したもの
である。
トＲＡＭを利用し、各マルチポートＲＡＭのＳＡＭ部同
志を論理演算器を用いて結合、または直接結合したもの
である。
この発明におけるマルチポートＲＡＭは、データをマル
チボートＲＡＭ間で直接転送が可能であり、論理演算器
により、データの処理も転送時に行うため、データの転
送中はＣＰＵの介在を必要としない。
チボートＲＡＭ間で直接転送が可能であり、論理演算器
により、データの処理も転送時に行うため、データの転
送中はＣＰＵの介在を必要としない。
以下この発明の一実施例を図について説明する第１図に
おいて、（１）はＣＰＵ、（７）はＲＡＭ部とＳＡＭ部
を持ったマルチボートＲＡＭ、（８）もマルチボートＲ
ＡＭ、（９）は複数個のマルチポートＲＡＭと、論理演
算器（１１）を制御する制御回路、 （１１）はＳＡＭ
部から送出されるデータを変換、あるいは変換せずに他
のマルチポートＲＡＭのＳＡＭ部へ送出する機能を持つ
論理演算器である。
おいて、（１）はＣＰＵ、（７）はＲＡＭ部とＳＡＭ部
を持ったマルチボートＲＡＭ、（８）もマルチボートＲ
ＡＭ、（９）は複数個のマルチポートＲＡＭと、論理演
算器（１１）を制御する制御回路、 （１１）はＳＡＭ
部から送出されるデータを変換、あるいは変換せずに他
のマルチポートＲＡＭのＳＡＭ部へ送出する機能を持つ
論理演算器である。
第２図は上記実施例におけるタイミングを示す図である
。図において（ａ）は、マルチポートＲＡＭ（７）に与
えるシフトクロック、（ｂ）は、ＳＡＭ部から送出され
るデータ、（Ｃ）は論理演算器により変換され他のＳＡ
Ｍ部へ書き込まれるデータ、（ｄ）はマルチポートＲＡ
Ｍ （８）に与えるシフトクロックである。 シフト
クロック（ａ）を与えられたマルチボーｌ−ＲＡＭ（７
）は一定時間後にデータを送出する（ｂ）。論理演算器
（１１）によりデータが変換される（Ｃ）。シフトクロ
ック（ｄ）を与えられたマルチポートＲＡＭ（８）は（
ｄ）の立ち上がりでデータをＳＡＭ（６）に順次格納す
る。
。図において（ａ）は、マルチポートＲＡＭ（７）に与
えるシフトクロック、（ｂ）は、ＳＡＭ部から送出され
るデータ、（Ｃ）は論理演算器により変換され他のＳＡ
Ｍ部へ書き込まれるデータ、（ｄ）はマルチポートＲＡ
Ｍ （８）に与えるシフトクロックである。 シフト
クロック（ａ）を与えられたマルチボーｌ−ＲＡＭ（７
）は一定時間後にデータを送出する（ｂ）。論理演算器
（１１）によりデータが変換される（Ｃ）。シフトクロ
ック（ｄ）を与えられたマルチポートＲＡＭ（８）は（
ｄ）の立ち上がりでデータをＳＡＭ（６）に順次格納す
る。
第３図に論理演算器の例を示す。人力されたデータを反
転するものである。（１２）は反転回路、（１３）はデ
ータの入出力方向を指定する制御線である。
転するものである。（１２）は反転回路、（１３）はデ
ータの入出力方向を指定する制御線である。
なお、マルチポートＲＡＭ（８）から（７）へのデータ
転送も同様にして行える。
転送も同様にして行える。
次に動作について説明する。マルチポートＲＡＭ（７）
から（８）ヘデータを転送する場合、 ＣＰ Ｕ （１
）はマルチポートＲＡ Ｍ （７）に対し転送元アドレ
スを与え、ＲＡＭ部（３）からＳＡＭ部（５）へデータ
を移す。次にマルナポートＲＡＭ（７）を読み出し状態
に、（８）を書き込み状態にする。マルチポートＲＡ
Ｍ （７）と（８）に対してシフトクロックを与える。
から（８）ヘデータを転送する場合、 ＣＰ Ｕ （１
）はマルチポートＲＡ Ｍ （７）に対し転送元アドレ
スを与え、ＲＡＭ部（３）からＳＡＭ部（５）へデータ
を移す。次にマルナポートＲＡＭ（７）を読み出し状態
に、（８）を書き込み状態にする。マルチポートＲＡ
Ｍ （７）と（８）に対してシフトクロックを与える。
これにより、マルチポートＲＡＭ（７）のＳＡＭ部より
一定語数のデータが送出される。一定語数のデータ転送
中はＣＰ Ｕ （１）を必要としない。
一定語数のデータが送出される。一定語数のデータ転送
中はＣＰ Ｕ （１）を必要としない。
データ転送と同時に処理が必要であれば、あらかじめＣ
Ｐ Ｕ （１）は論理演算器（１１）に対し論理式を設
定しておく。
Ｐ Ｕ （１）は論理演算器（１１）に対し論理式を設
定しておく。
一定語数のデータがマルチポートＲＡＭ（８）のＳＡＭ
部（６）に書き込まれた後、ＣＰＵ（１）はマルチポー
トＲＡＭ（８）に対し転送中アドレスを与えてＳＡＭ部
からＲＡＭ部へデータを移す。これにより、マルチポー
トＲＡＭ（７）からマルチポートＲＡ Ｍ （８）への
データ転送が行われる。
部（６）に書き込まれた後、ＣＰＵ（１）はマルチポー
トＲＡＭ（８）に対し転送中アドレスを与えてＳＡＭ部
からＲＡＭ部へデータを移す。これにより、マルチポー
トＲＡＭ（７）からマルチポートＲＡ Ｍ （８）への
データ転送が行われる。
上記の実施例では、１つのＣＰＵにより制御される２個
のマルチポートＲＡＭの場合であるが。
のマルチポートＲＡＭの場合であるが。
、２個以上でも良い。
また、ＣＰＵが複数でも良い。この実施例を第４図に示
す。これは、複数のＣＰＵを持つシステムにおいても、
調停回路（１０）を設けることで、データの転送を可能
とする。ｃ ｐ Ｕ （１）とｃ ｐ Ｕ （８）とで
処理能力が異なる場合でもマルナポートＲＡＭのＲＡＭ
部が両者の緩衝装置として機能するためデータの転送が
保証される。
す。これは、複数のＣＰＵを持つシステムにおいても、
調停回路（１０）を設けることで、データの転送を可能
とする。ｃ ｐ Ｕ （１）とｃ ｐ Ｕ （８）とで
処理能力が異なる場合でもマルナポートＲＡＭのＲＡＭ
部が両者の緩衝装置として機能するためデータの転送が
保証される。
論理演算器としては、ＲＡＭ、ＲＯＭ、ＰＬＤなどの他
にも組み合わせ回路、順序回路が利用できる。
にも組み合わせ回路、順序回路が利用できる。
以上のように、この発明によれば、マルチボー１−ＲＡ
ＭのＳＡＭ部同志を結合したので、ＣＰＵに負担をかけ
ることなく高速、なデータ転送およびデータ変換ができ
、また、データの転送中ＣＰＵは他の仕事ができるとい
う効果がある。
ＭのＳＡＭ部同志を結合したので、ＣＰＵに負担をかけ
ることなく高速、なデータ転送およびデータ変換ができ
、また、データの転送中ＣＰＵは他の仕事ができるとい
う効果がある。
第１図はこの発明の一実施例を示すブロック図第２図は
実施例におけるタイミングを示す図、第３図は論理演算
器の例を示す図、第４図はこの発明の他の実施例を示す
ブロック図、第５図は従来のデータ転送方式を示すブロ
ック図である。 図において、 （１）、 （２）・・・ＣＰ Ｕ 、
（３）、 （４）・・・マルチボートＲＡＭのＲＡＭ部
、 （５）、 （６）・・・マルチボートＲＡＭのＳＡ
Ｍ部、 （７）、 （８）・・・マルナポートＲＡＭ（
９）・・・制御回路、 （１０）・・・調停回路、（１
１）・・・論理演算器、（１２）−・・反転回路である
。 なお１図中、同一符号は同一、又は相当部分を示す。
実施例におけるタイミングを示す図、第３図は論理演算
器の例を示す図、第４図はこの発明の他の実施例を示す
ブロック図、第５図は従来のデータ転送方式を示すブロ
ック図である。 図において、 （１）、 （２）・・・ＣＰ Ｕ 、
（３）、 （４）・・・マルチボートＲＡＭのＲＡＭ部
、 （５）、 （６）・・・マルチボートＲＡＭのＳＡ
Ｍ部、 （７）、 （８）・・・マルナポートＲＡＭ（
９）・・・制御回路、 （１０）・・・調停回路、（１
１）・・・論理演算器、（１２）−・・反転回路である
。 なお１図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- （１）ＲＡＭ（ランダムアクセスメモリ）に記憶された
データをシリアルに入出力できるＳＡＭ（シリアルアク
セスメモリ）部と、ＲＡＭ部を１つの素子に収めたマル
チポートＲＡＭを複数個用い、各々のＳＡＭ部同志を結
合し、それらにシフトクロックを与えてシリアルデータ
をＣＰＵを介さず送受信することを特徴とするデータ転
送方式。 - （２）ＳＡＭ部と他のマルナポートＲＡＭにおけるＳＡ
Ｍ部との間に論理演算器を挿入し、データ転送時にデー
タ変換を行うことを特徴とする特許請求の範囲第１項記
載のデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27211289A JPH03132841A (ja) | 1989-10-19 | 1989-10-19 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27211289A JPH03132841A (ja) | 1989-10-19 | 1989-10-19 | データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132841A true JPH03132841A (ja) | 1991-06-06 |
Family
ID=17509252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27211289A Pending JPH03132841A (ja) | 1989-10-19 | 1989-10-19 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03132841A (ja) |
-
1989
- 1989-10-19 JP JP27211289A patent/JPH03132841A/ja active Pending
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