JPH0560626B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業の上の利用分野） この発明は非同期系のCPUと同期系の周辺LSI
とのインターフエース装置に関する。

（従来の技術） 一般に、非同期系（例えばザイログ社による
Z80系）CPUと、クロツクと同期してデータの入
出力を行なう同期系（例えばモトローラ社による
68系）周辺LSIがメモリ領域を共有する場合に
は、CPU側に優先権を持たせる場合と、周辺LSI
側に優先権を持たせる場合がある。

CPU側に優先権を持たせた場合には、CPUが
メモリ領域をアクセスしている期間には周辺LSI
がメモリ領域をアクセスすることができず、メモ
リ領域に対する処理が中断される。また、周辺
LSI側に優先権を持たせた場合には、周辺LSIが
メモリ領域に対して一連の処理を実行している期
間、CPUは待ち状態にあり、メモリ領域の処理
が中断される。

このため、例えば周辺LSIが表示用コントロー
ラの場合には、前者の場合表示画面にノイズが現
われ、後者の場合CPUの処理スピードが著しく
遅くなる。

（発明が解決しようとする問題点） この発明は上記のような点に鑑みなされたもの
で、従来では周辺LSIに優先権を持たせるとCPU
の処理速度が著しく遅くなる点を改善し、CPU
の処理速度を維持した状態で、周辺LSIに優先権
を持たせることを可能とするインターフエース装
置を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段と作用） この発明によるインターフエース装置にあつて
は、非同期系CPUと同期系周辺LSIとのインター
フエース装置において、前記CPUからのアクセ
ス信号と前記周辺LSIからのアクセス信号との位
相関係を検出する検出手段と、前記CPUのアク
セスタイミングと前記周辺LSIのアクセスタイミ
ングが重複する場合において前記検出手段で検出
された位相関係が所定の位相関係にある場合には
前記CPUのアクセス信号をそのアクセス期間内
でしかも前記周辺LSIのデイスイネーブル期間に
再発生し、その所定の位相関係にない場合には前
記CPUにウエイト・サイクルを設定して前記周
辺LSIのデイスイネーブル期間に前記CPUのアク
セス信号を再発生する発生手段とを具備したもの
である。

上記構成のインターフエース装置にあつては、
CPUからのアクセス信号と周辺LSIからのアクセ
ス信号との位相関係に応じた最適なタイミングで
CPUからのアクセス信号を再発生することがで
き、CPUの処理速度を維持した状態で周辺LSIに
優先権を持たせることが可能となる。

（実施例） 以下、図面を参照してこの発明の一実施例を説
明する。

非同期系CPUとしてZ80A（ザイログ社のマイ
クロプロセツサ、クロツクφ＝4MHz）、同期系周
辺LSIとしてCRTコントローラ（クロツクCLK
＝2MHz）を例にとり、それぞれのクロツクが同
期している場合について説明する。

第１図は、CPUの表示メモリ領域へのアクセ
ス動作を示している。CPUは、メモリリクエス
ト信号が“Ｌ”の期間にメモリをアクセ
スし、CRTコントローラはクロツクCLKが“Ｈ”
の期間にメモリをアクセスする。従つて、第１図
においてＡとして示されている期間においては、
CPUのアクセスタイミングとコントローラのア
クセスタイミングとの間に衝突が起こる。

この衝突は、メモリリクエスト信号を
MREQ′のようにクロツクCLKが“Ｌ”になるま
で“Ｈ”レベルを保持する信号にすることにより
防ぐことができる。この場合、メモリリクエスト
信号のセツトアツプ時間は短くなるが、アクセス
タイムの短いメモリの使用により充分に対応可能
である。

また、クロツクCLKとメモリリクエスト信号
が第２図に示すような位相関係にある場合には、
前記のようなメモリリクエスト信号′を発
生させると、Ｂの期間で衝突が起こるが、第３図
のような信号を発生させ、CPUに１サイ
クルのウエイトをかけて、メモリリクエスト信号
MREQ′をクロツクCLKが“Ｌ”になるまで
“Ｈ”レベルを保持する信号にすることにより衝
突を回避することができる。

CPUがメモリをアクセスする場合、第１図ま
たは第３図のいずれかのタイミングになるので、
インターフエース装置が前記のようなそれぞれの
タイミングに応じたメモリリクエスト信号
MREQ′を再発生することにより衝突を避けるこ
とができる。

第４図は前記メモリリクエスト信号′と
WAIT信号を発生するインターフエース装置の
具体的な構成の一例を示すもので、このインター
フエース装置を第１図と第３図のタイミングが連
続して発生した場合が示されている第５図のタイ
ミングチヤートを併用して説明する。

Ｄフリツプフロツプ１１のデータ入力端子Ｄに
は、CPUからのメモリリクエスト信号が
供給され、そのクロツク入力端子にはCPU側の
クロツクφが供給される。このＤフリツプフロツ
プ１１の出力端子Ｑからの出力は、クロツク入力
端子にCPU側のクロツクφが供給されるＤフリ
ツプフロツプ１２のデータ入力Ｄに供給され、Ｄ
フリツプフロツプ１１の反転出力端子からの出
力信号Ｓ１は３入力ナンドゲートna１の１つの
入力と、２入力ナンドゲートna２の一方の入力
に供給される。

また、Ｄフリツプフロツプ１３のデータ入力端
子Ｄには、コントローラ側のクロツクCLKが供
給され、そのクロツク入力端子にはCPU側のク
ロツクφが供給される。このＤフリツプフロツプ
１３の反転出力端子からは信号Ｓ３が出力さ
れ、この信号Ｓ３はナンドゲートna１の残りの
２入力のうちの一方の入力に供給される。このナ
ンドゲートna１の残りのもう一つの入力には、
前記Ｄフリツプフロツプ１２の出力端子Ｑから信
号Ｓ２が供給される。

したがつて、ナンドゲートna１の出力は、信
号Ｓ１，Ｓ２，Ｓ３が全て“Ｈ”の時に“Ｌ”と
なり信号としてCPUに送られる。そして、
この信号が“Ｈ”に立上つてから１サイ
クルの期間CPUにはウエイト・サイクルTwが設
定される。

また、ナンドゲートna１の出力は、ナンドゲ
ートna２の他方の入力にも供給される。このナ
ンドゲートna２の出力信号Ｓ４は、一方の入力
にコントローラ側のクロツクCLKが供給されて
いるオアゲートor１の他方の入力に供給され、こ
のオアゲートor１からの出力信号が実際のメモリ
リクエスト信号′としてメモリに送られ
る。また、オアゲートor１の出力は、一方の入力
に読み出し信号が供給されるオアゲートor２
の他方の入力と、一方の入力に書込み信号が
供給されるオアゲートor３の他方の入力にそれぞ
れ供給され、オアゲートor２およびor３の出力
は、それぞれ実際の読み出し信号′および書
込み信号′としてメモリに送られる。

このような回路構成により、実際のメモリリク
エスト信号′は、クロツクCLKが“Ｌ”の
期間すなわちコントローラ（周辺LSI）のデイス
イネーブル期間でのみ発生させることができ、
CPUの処理速度を維持した状態でコントローラ
に優先権を持たせることが可能となる。

同様に、Ｉ／Ｏ領域へのアクセス動作の場合も
第４図と同じ回路構成でインターフエースするこ
とが可能である。この場合のタイミングチヤート
は第６図のようになる。

この図において、はCPUからのＩ／Ｏリ
クエスト信号であり、′はこのインターフ
エース装置によつて再発生される実際のＩ／Ｏリ
クエスト信号である。

［発明の効果］ 以上のようにこの発明によれば、CPUの処理
速度を維持した状態で周辺LSIに優先権を持たせ
ることが可能となる。

【図面の簡単な説明】

第１図乃至第３図はこの発明のインターフエー
ス装置の原理を説明するための図、第４図は前記
インターフエース装置の具体的な回路構成の一例
を示す回路図、第５図および第６図は第４図に示
した回路の動作を説明するタイミングチヤートで
ある。 １１〜１３……Ｄフリツプフロツプ、na１，
na２……ナンドゲート、or１〜or３……オアゲ
ート。

Claims (1)

1. 【特許請求の範囲】 １ メモリまたは入出力装置に対し互いに独立の
   アクセスサイクルで動作するCPUと周辺LSIとの
   インターフエース装置において、 前記CPUからの前記メモリまたは入出力装置
   に対するアクセス信号と前記周辺LSIからの前記
   メモリまたは入出力装置に対するアクセス信号と
   の位相関係を検出する検出手段と、 前記CPUの前記メモリまたは入出力装置に対
   するアクセスと前記周辺LSIの前記メモリまたは
   入出力装置に対するアクセスとの競合が前記アク
   セス信号の位相関係に基づいて前記検出手段によ
   つて検出された場合、前記周辺LSIによるアクセ
   スタイミングのデイスイネーブル期間に前記
   CPUが前記メモリまたは入出力装置をアクセス
   するように前記CPUにウエイトサイクルを設定
   する手段とを具備し、 前記CPUへのウエイトサイクルの設定によつ
   て、前記CPUによる前記メモリまたは入出力装
   置のアクセスタイミングを前記周辺LSIによるア
   クセスタイミングのデイスイネーブル期間に設定
   するように構成したことを特徴とするインターフ
   エース装置。