JPS61286956A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS61286956A JPS61286956A JP12928185A JP12928185A JPS61286956A JP S61286956 A JPS61286956 A JP S61286956A JP 12928185 A JP12928185 A JP 12928185A JP 12928185 A JP12928185 A JP 12928185A JP S61286956 A JPS61286956 A JP S61286956A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- signal
- data
- cycle
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＣＰＵのグロダラムの介在なしにメモリと大田
力デバイスとの間でデータ転送を行なうデータ処理装置
に関するもので、％に応答速度の遅イ入出力デバイスと
の間でデータ転送を行なうデータ処理装置に関するもの
である。
力デバイスとの間でデータ転送を行なうデータ処理装置
に関するもので、％に応答速度の遅イ入出力デバイスと
の間でデータ転送を行なうデータ処理装置に関するもの
である。
（従来の技術）
従来この種の装置は第３図のような構成が知られている
。Ｉ１０デバイス４はデータ転送を行なう場合ＤＭＡ要
求信号１６をアクティブにし、ＤＭＡコントローラ２に
データ転送を要求する。ｉｌ’求を受けたＤＭＡコント
ローラ２はＢＵ８ＲＱ信号１５をアクティブにしてＣＰ
Ｕを一時停止させ、転送を行なうためのバスサイクルを
要求する。ＣＰＵは、この要求に従って現在実行中のバ
スサイクルの終了後にその動作を一時中断しバスをあけ
わたすと同時に、ＢＵ８ＡＣＫ信号１４をアクティブと
する。ＢＵ８ＡＣＫ信号１４がアクテ、イブとなると、
これＫよりバスドライバ５はすべて禁止伏態となシ、そ
のかわシにバスドライバ６が選択状態となる。ＢＵＳＡ
ＣＫ信号１４を受けたＤＭＡコントローラはＤＭＡサイ
クルに入力、メモリ制御信号１２をアクティブにしてメ
モリ３をアクセスする。この際、ＤＭＡコントローラは
メモリに対するブトレスをアドレスバス１Ｇに出力する
。メモリよシ読み出されたデータはデータバス１１上に
出力され、そのデータが確定するとＤＭＡコントローラ
はＩ１０デバイス４ＫＩ１０制呻信号１３をアクティブ
にすることによってデータのライトを行なおうとする０
この時、工１０デバイスの応答速度が遅い場合は、工１
０デバイス４はＤＭＡコントローラに対してＷＡＩＴＲ
Ｑ信号１７を出力し、そのＤＭＡパスサイクルを延長す
る。本バスサイクルのタイミングを第４図に示す。
。Ｉ１０デバイス４はデータ転送を行なう場合ＤＭＡ要
求信号１６をアクティブにし、ＤＭＡコントローラ２に
データ転送を要求する。ｉｌ’求を受けたＤＭＡコント
ローラ２はＢＵ８ＲＱ信号１５をアクティブにしてＣＰ
Ｕを一時停止させ、転送を行なうためのバスサイクルを
要求する。ＣＰＵは、この要求に従って現在実行中のバ
スサイクルの終了後にその動作を一時中断しバスをあけ
わたすと同時に、ＢＵ８ＡＣＫ信号１４をアクティブと
する。ＢＵ８ＡＣＫ信号１４がアクテ、イブとなると、
これＫよりバスドライバ５はすべて禁止伏態となシ、そ
のかわシにバスドライバ６が選択状態となる。ＢＵＳＡ
ＣＫ信号１４を受けたＤＭＡコントローラはＤＭＡサイ
クルに入力、メモリ制御信号１２をアクティブにしてメ
モリ３をアクセスする。この際、ＤＭＡコントローラは
メモリに対するブトレスをアドレスバス１Ｇに出力する
。メモリよシ読み出されたデータはデータバス１１上に
出力され、そのデータが確定するとＤＭＡコントローラ
はＩ１０デバイス４ＫＩ１０制呻信号１３をアクティブ
にすることによってデータのライトを行なおうとする０
この時、工１０デバイスの応答速度が遅い場合は、工１
０デバイス４はＤＭＡコントローラに対してＷＡＩＴＲ
Ｑ信号１７を出力し、そのＤＭＡパスサイクルを延長す
る。本バスサイクルのタイミングを第４図に示す。
（解決すべき問題点）
本従来構成においてはＩ１０デバイスの応答速度が遅い
場合、ライトアクセスに必要な時間ＷＡＩＴＲＱ信号を
アクティブにしてＤＭＡバスサイクルを延長する必要が
あり、延長されたＤＭＡパスサイクルの間さらにＣＰＵ
の停止時間も延長され％ＣＰＵのグロダラム実行のパフ
ォーマンスの低下をまねくという欠点を有していた０第
４図のタイミングチャートによシ、本来のＤＭＡパスサ
イクルは５クロ、りで終了されるはずであったが、工１
０デバイスに対するライトアクセスが２クロ、りで終了
できずにさらに２クロ。
場合、ライトアクセスに必要な時間ＷＡＩＴＲＱ信号を
アクティブにしてＤＭＡバスサイクルを延長する必要が
あり、延長されたＤＭＡパスサイクルの間さらにＣＰＵ
の停止時間も延長され％ＣＰＵのグロダラム実行のパフ
ォーマンスの低下をまねくという欠点を有していた０第
４図のタイミングチャートによシ、本来のＤＭＡパスサ
イクルは５クロ、りで終了されるはずであったが、工１
０デバイスに対するライトアクセスが２クロ、りで終了
できずにさらに２クロ。
りのＷＡＩＴサイクルが挿入されたことが理解されよう
。
。
（問題点を解決するための手段）
本発明はメモリからリードされたデータをデータラッテ
に一時ラッチしておき、ＤＭＡパスサイクルをＷＡＩＴ
サイクルを挿入することなしに終了させ、Ｉ１０デバイ
スに対してのライト動作はデータラ、チよシ行なうこと
によ、９．ＣＰＵの命令実行パフォーマンスを低下させ
ることなしにＤＭＡ転送が行なえるようにしたものであ
る。
に一時ラッチしておき、ＤＭＡパスサイクルをＷＡＩＴ
サイクルを挿入することなしに終了させ、Ｉ１０デバイ
スに対してのライト動作はデータラ、チよシ行なうこと
によ、９．ＣＰＵの命令実行パフォーマンスを低下させ
ることなしにＤＭＡ転送が行なえるようにしたものであ
る。
■
（！！施例）
次に図面に基づいて、本発明の一実施例を詳細に説明す
る。第１図は本発明の一実施例の構成図である。工１０
デバイス４はデータ転送を行なう場合ＤＭＡ１ｌ求償号
１６をアクティブにし、ＤＭＡコントローラ２にデータ
転送を要求する。要求を受けたＤＭＡコントローラ２は
ＢＵ８ＲＱ信号１５をアクティブにしてＣＰＵを一時停
止させ、転送を行なうためのバスサイクルを要求する。
る。第１図は本発明の一実施例の構成図である。工１０
デバイス４はデータ転送を行なう場合ＤＭＡ１ｌ求償号
１６をアクティブにし、ＤＭＡコントローラ２にデータ
転送を要求する。要求を受けたＤＭＡコントローラ２は
ＢＵ８ＲＱ信号１５をアクティブにしてＣＰＵを一時停
止させ、転送を行なうためのバスサイクルを要求する。
ＣＰＵはこの要求に従って現在実行中のバスサイクルの
終了後にその動作を一時中断し、バスをあけわたすと同
時にＢＵ８ＡＣＫ信号１４をアクティブとする。ＢＵｆ
９ＡＣＫ信号がアクティブとなると、バスドライバ５は
すべて禁止状態となる。かわシにバスドライバ６が選択
状態となるｏＢＵＳＡＣＫ信号１４を受けたＤＭＡコン
トローラ２はＤＭＡサイクルに入シ、メモリ制−信号１
２をアクティブにしてメモリ３をアクセスする。この際
、ＤＭＡコントローラはメモリに対するアドレスをアド
レスバスｌＯに出力する。メモリよりａみ出されたデー
タは、データラッテ８にメモリ制御信号１２の後縁でラ
ッチされる。ＤＭＡコントローラ２には、ＷＡＩＴ要求
信号が入力されておらず、ＤＭＡコントローラ２はメモ
リ制御信号１２を出力した後Ｉ１０制御信号１３を出力
してＤＭＡパスサイクルを終了する。この際出力される
Ｊ１０制御信号はバスドライバ９によシ禁止されておシ
、Ｉ１０デバイス４には入力されない〇 −刀タイミング検出回路ｌＯＯはＤＭＡパスサイクルが
終了した後ＣＰＵのＩ１０重量制号２４及びメモリ制御
信号２３をモニタし、ＣＰＵが工１０デバイス４をデー
タ転送に必要な時間以上アクセスしないタイミングを検
出してＩ１０ライト信号発生回路１１０に対するトリガ
信号２２を出力する。Ｉ１０ライト信号発生回路１１０
は前記トリガ信号を受けると、・バスの切換信号２１を
出力して２ツテ８の出力をイネーブルにする０さらにバ
スドライバ９を禁止する。これにより、前記ＤＭＡサイ
クル中にデータラッチ８にラッテされていた転送データ
がＩ１０デバイス４のデータ入力に供給される。その後
、工１０ライト信号発生回路１１０はＩ１０デバイス４
に対してＩ１０ライト信号２０を出力し、転送データを
Ｉ１０デバでにＤＭＡサイクルは終了してお参、ＣＰＵ
の停止期間を延長することなしにＤＭＡ転送が行なわれ
る。
終了後にその動作を一時中断し、バスをあけわたすと同
時にＢＵ８ＡＣＫ信号１４をアクティブとする。ＢＵｆ
９ＡＣＫ信号がアクティブとなると、バスドライバ５は
すべて禁止状態となる。かわシにバスドライバ６が選択
状態となるｏＢＵＳＡＣＫ信号１４を受けたＤＭＡコン
トローラ２はＤＭＡサイクルに入シ、メモリ制−信号１
２をアクティブにしてメモリ３をアクセスする。この際
、ＤＭＡコントローラはメモリに対するアドレスをアド
レスバスｌＯに出力する。メモリよりａみ出されたデー
タは、データラッテ８にメモリ制御信号１２の後縁でラ
ッチされる。ＤＭＡコントローラ２には、ＷＡＩＴ要求
信号が入力されておらず、ＤＭＡコントローラ２はメモ
リ制御信号１２を出力した後Ｉ１０制御信号１３を出力
してＤＭＡパスサイクルを終了する。この際出力される
Ｊ１０制御信号はバスドライバ９によシ禁止されておシ
、Ｉ１０デバイス４には入力されない〇 −刀タイミング検出回路ｌＯＯはＤＭＡパスサイクルが
終了した後ＣＰＵのＩ１０重量制号２４及びメモリ制御
信号２３をモニタし、ＣＰＵが工１０デバイス４をデー
タ転送に必要な時間以上アクセスしないタイミングを検
出してＩ１０ライト信号発生回路１１０に対するトリガ
信号２２を出力する。Ｉ１０ライト信号発生回路１１０
は前記トリガ信号を受けると、・バスの切換信号２１を
出力して２ツテ８の出力をイネーブルにする０さらにバ
スドライバ９を禁止する。これにより、前記ＤＭＡサイ
クル中にデータラッチ８にラッテされていた転送データ
がＩ１０デバイス４のデータ入力に供給される。その後
、工１０ライト信号発生回路１１０はＩ１０デバイス４
に対してＩ１０ライト信号２０を出力し、転送データを
Ｉ１０デバでにＤＭＡサイクルは終了してお参、ＣＰＵ
の停止期間を延長することなしにＤＭＡ転送が行なわれ
る。
（発明の効果ン
以上説明したように、メモリと転送先のＩ１０デバイス
との間にデータラッチを設けることＫより、応答速度の
遅いＩ１０デバイスとの間のＤＭ・Ａ転送においてもＤ
ＭＡバスサイクル中ＫＷＡＩＴバスサイクルを挿入する
必要なしＩＣＤＭＡ転送が行なえ％ＣＰＵの命令冥行パ
フォーマンスの低下を招かないという利点がある。
との間にデータラッチを設けることＫより、応答速度の
遅いＩ１０デバイスとの間のＤＭ・Ａ転送においてもＤ
ＭＡバスサイクル中ＫＷＡＩＴバスサイクルを挿入する
必要なしＩＣＤＭＡ転送が行なえ％ＣＰＵの命令冥行パ
フォーマンスの低下を招かないという利点がある。
ｇｉ図、８２図は従来例の構成図及びタイミングチャー
ト、第１図および第２図は本発明の一実施例のブロック
図及びタイミングチャート、第３図および第４図は従来
のプロ、り図およびタイミングチャートである。 ｌ・・・・・・ＣＰＵ、２・・・・・ＤＭＡコントロー
９．３・・・・・・メモリ、４・・・・・Ｉ１０デバイ
ス、５・・・・・バスドライバ（ＣＰＵ側）、６・・・
・・・バスドライバ（ＤＭＡコントローラ側）、７・−
・・・・クロ、クジエネレータ、８・・山・データラ、
テ、９・・・・・・バスドライバ（工１０デバイス側）
、１００ ・・・・・タイばング検出回路、１１０・・
・・・・Ｉ１０ライト信号発生回路、ｌＯ・・・・・・
アドレスバス、１１・・・・・・データバス、１２・・
・・・・メモリ制御信号、１３・・・・・・Ｉ１０制呻
制御、１４・・・・・パスアクノリ、ジ信号、１５・・
・・・バスリクエスト信号、１６・・・・・・ＤＭＡ要
求信号、１７・・・・・・クエイト要求信号、１８・・
・・・・クロ、り、１９・・・・・・データラ、テ出力
データバス、２０・・・・・Ｉ１０デバイスライト信号
、２１・・・・・・パス切換信号、２２・・・・・・ト
リ力信号、２３・・・・・・ＣＰＵのメモリ制御信号、
２４・・・・・・ＣＰＵのＩ１０制−信号。
ト、第１図および第２図は本発明の一実施例のブロック
図及びタイミングチャート、第３図および第４図は従来
のプロ、り図およびタイミングチャートである。 ｌ・・・・・・ＣＰＵ、２・・・・・ＤＭＡコントロー
９．３・・・・・・メモリ、４・・・・・Ｉ１０デバイ
ス、５・・・・・バスドライバ（ＣＰＵ側）、６・・・
・・・バスドライバ（ＤＭＡコントローラ側）、７・−
・・・・クロ、クジエネレータ、８・・山・データラ、
テ、９・・・・・・バスドライバ（工１０デバイス側）
、１００ ・・・・・タイばング検出回路、１１０・・
・・・・Ｉ１０ライト信号発生回路、ｌＯ・・・・・・
アドレスバス、１１・・・・・・データバス、１２・・
・・・・メモリ制御信号、１３・・・・・・Ｉ１０制呻
制御、１４・・・・・パスアクノリ、ジ信号、１５・・
・・・バスリクエスト信号、１６・・・・・・ＤＭＡ要
求信号、１７・・・・・・クエイト要求信号、１８・・
・・・・クロ、り、１９・・・・・・データラ、テ出力
データバス、２０・・・・・Ｉ１０デバイスライト信号
、２１・・・・・・パス切換信号、２２・・・・・・ト
リ力信号、２３・・・・・・ＣＰＵのメモリ制御信号、
２４・・・・・・ＣＰＵのＩ１０制−信号。
Claims (1)
- ダイレクト メモリ アクセス（ＤＭＡ）によってメモ
リと入出力デバイスとの間でデータ転送を行なうデータ
処理装置において、ＤＭＡを行なうためのＤＭＡコント
ローラと、ＤＭＡコントローラからのメモリリード信号
によってメモリをアクセスする手段と、メモリからリー
ドされたデータを一時ラッチするための手段と、ＣＰＵ
が前記入出力デバイスをアクセスしていないタイミング
を検出するための手段と、検出されたタイミングで前記
入出力デバイスのデータバスを前記ラッチ手段の出力に
切り換えるための手段と、そのタイミングで入出力デバ
イスに対してライト信号を発生させるための手段とを有
することを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12928185A JPS61286956A (ja) | 1985-06-14 | 1985-06-14 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12928185A JPS61286956A (ja) | 1985-06-14 | 1985-06-14 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61286956A true JPS61286956A (ja) | 1986-12-17 |
| JPH0479022B2 JPH0479022B2 (ja) | 1992-12-14 |
Family
ID=15005701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12928185A Granted JPS61286956A (ja) | 1985-06-14 | 1985-06-14 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61286956A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7143205B2 (en) * | 2001-06-18 | 2006-11-28 | Renesas Technology Corp. | DMA controller having a trace buffer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6048566A (ja) * | 1983-08-26 | 1985-03-16 | Hitachi Ltd | メモリバスアクセス方式 |
-
1985
- 1985-06-14 JP JP12928185A patent/JPS61286956A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6048566A (ja) * | 1983-08-26 | 1985-03-16 | Hitachi Ltd | メモリバスアクセス方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7143205B2 (en) * | 2001-06-18 | 2006-11-28 | Renesas Technology Corp. | DMA controller having a trace buffer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479022B2 (ja) | 1992-12-14 |
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