JPH01319850A - データ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ伝送装置に係り、特に中央処理ユニット
（ＣＰ　Ｕ　：　Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎ
ｇＵｎｉｔ　）から直接アクセスされ、かつＣＰＵバス
（アドレスバス、データバス）に接続される害き込み可
能メモリ（ＲＡ　Ｍ　：　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ
　Ｍｅｍｏｒｙ）に対して、高速にデータ伝送するダイ
レクト・メモリ・アクセス（Ｄ　Ｍ　Ａ　：　Ｄｉｒｅ
ｃｔ　Ｍｅｍｏｒｙ　八ｃｃｅｓｓ）動作が実行される
データ伝送装置に関する。

（従来の技術） 従来より、ＣＰＵから直接アクセスされ、かつＣＰＵバ
スに接続される書き込み可能メモリ（ＲＡＭ）に対して
、高速にデータを伝送する場合、Ｄ　Ｍ　Ａ　ｆｌＪ作
の機能を有するＣＰＵ周辺コントローラ（ＤＭＡコント
ローラ）を使用する。

第３図は従来のＤＭＡ動作を実行する回路構成の一例を
示す図である。

同図において、１はＣＰＵ、２はプログラムＲＯＭ　（
Ｉｔｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）　、３はＲＡＭ
１４はＤＭＡコントローラ（ＤＭＡＣ）、５は入力／出
力ボート（Ｉ１０ボート）である。

ＣＰＵ　１　、プログラムＲＯＭ２．ＲＡＭ３．ＤＭＡ
Ｃ４はそれぞれアドレスバス、データバスに接続され、
Ｉ１０ボート５はデータバスに接続される。また、ＤＭ
ＡＣ４は、ＣＰＵ１及びＩ１０ボート５とそれぞれ制御
ラインで接続される。

上記の構成で、ＤＭＡ動作を実行する場合、始めに、ｃ
ｐｕｉよりＤＭＡＣ４に対して初期設定が行なわれる。

ＤＭＡＣ４に対して初期設定が行なわれた後は、ＤＭＡ
動作が周辺の状況によっていつでも実行可能となる。そ
して、ＤＭＡ動作は、周辺のハードウェア（第３図の場
合はＩ１０ボート５）よりのデータの伝送要求によって
開始される。

まず、Ｉ１０ボート５よりデータの伝送要求が発生する
と、ＤＭＡＣ４はＣＰｔＪｌに対し、ＤＭＡ８作のため
のバスの開放を要求する。そして、ＣＰＵ１がバスを開
放することにより、Ｉ１０ボート５とＤＭＡＣ４との間
でハンドシェイク（応答確認）によりデータの伝送が行
なわれ、ＲＡＭ３上にデータが書き込まれ、あるいはＲ
ＡＭ５上のデータの読み出しが行なわれる。この場合、
ＲＡＭ３のアドレスはＤＭＡＣ４が発生する。

上記のＤＭＡ動作は、ＣＰＵ１による動作ではなく、ハ
ードウェアに近い動作であるので、インテリジェント（
高度）なデータの伝送が高速に実行できる。

（発明が解決しようとする課題） ところが、上記のような構成によりＤＭＡ動作が実行さ
れると、その間はＤＭＡＣ４にＣＰＵバス（アドレスバ
ス、データバス）が専有されるので、ＣＰＵＩはＤＭＡ
動作が終了するまで、次のプログラムを実行することが
できないといった課題がある。

そこで、本発明は上記した従来の技術の課題を解決した
データ伝送装置を提供することを目的とする。

（課題を解決するための手段） 本発明は上記の課題を解決するために、中央処理ユニッ
ト（ＣＰｔＪ）から直接アクセスされ、かつＣＰＵバス
に接続されるメモリに対して、高速にデータ伝送するダ
イレクト・メモリ・アクセス（ＤＭＡ）動作が実行され
るデータ伝送装置において、前記メモリを２分化し、こ
の２分化された各メモリと前記ＣＰＵバスとの間にそれ
ぞれバッファを設けてなり、前記バッファの開閉を制御
することにより、前記２分化されたメモリのうちの一方
のメモリは前記ＣＰＵから直接アクセスされ、他方のメ
モリはＤＭＡ動作が実行されるようにしたことを特徴と
するデータ伝送装置を提供するものである。

（実　施　例） 第１図は本発明になるデータ伝送装置の一実施例を示ず
ブロック図である。なお、同図中、前出の第３図中の同
一構成部分には同一番号を付し、その説明を省略する。

同図において、３ａ、３ｂは、第３図におけるＲＡＭ３
を２分化したＲＡＭ■、ＲＡＭ■である。

６〜１４はバッファ（８１〜Ｂ９）であり、バッファ（
Ｂｌ）６はＲＡＭ■３ａとアドレスバスとの間に、バッ
フＦ（８２）７はＲＡＭ■３ａとＤＭＡＣ４との間に、
バッファ（Ｂ３＞８はＲＡＭ■３ａとデータバスとの間
に、バッファ（Ｂ４）９はＲＡＭ■３ａとＩ１０ポート
５との間に、バッフ７’（Ｂ５）１０はＲＡＭ■３ｂと
アドレスバスとの間に、バッファ（Ｂ６）　１１はＲＡ
Ｍ■３ｂとＤＭＡＣ４との間に、バッファ　（Ｂ７）　
１２はＲＡＭ■３ｂとデータバスとの間に、バッファ（
Ｂ８）　１３はＲＡＭ■３ｂと１１０ボート５との間に
、バッファ（Ｂ９）１４はデータバスとＤＭＡＣ４との
間にそれぞれ設けられる。

上記の構成で、通常動作時は、バッファ（Ｂ２゜Ｂ４．
　Ｂ６．　Ｂ８）　７．９．１１．１３をそれぞれ閉鎖
し、バッファ（Ｂ９）　１４を開放にする。

ＤＭＡ動作を実行する場合、上記のバッファ（Ｂ２．　
Ｂ４．８６．　Ｂ８）　７．９．１１．１３をそれぞれ
開放にし、バッファ（Ｂ９）１４を閉鎖する。このバッ
ファの開放、閉鎖のタイミングは、Ｉ１０ポート５より
ＤＭＡＣ４にＤＭＡ動作要求が発生し、ＤＭＡＣ４がＣ
ＰＵ１に対してＤＭＡ動作の動作の許可を得た時点であ
る。

ＣＰＵ１よりＤＭＡＣ４に対しての初期設定は、従来と
同様のプログラムで行なわれるが、ＣＰＵ１からＤＭＡ
Ｃ４にデータを伝送する場合はバッファ（８９）　１４
を開放（オーブン）にすることにより、ＤＭＡＣ４にデ
ータバスを直結する。

なお、ＲＡＭ■３ａ、ＲＡＭ■３ｂに対しては、バッフ
Ｆ　（８１，８３，Ｂ５．８７）　６．８．１０．１２
をそれぞれ開放にしておくことにより、ＣＰＵ１からＲ
ＡＭ■３ａ、ＲＡＭ■３ｂに対しての読み出し／書き込
み（Ｒ／Ｗ）がそれぞれ可能となるようにしておく。

また、ＤＭＡＣ４に対して初期設定を行なった後、ＤＭ
Ａ動作が実行可能な状態にするには、バッファ（ＢＳ、
　Ｂ７．　Ｂ９）　１０．１２．１４をそれぞれ閉鎖（
クローズ）し、バッファ（Ｂ６．８８）　１１．１３を
それぞれ開放にすることにより、ＣＰＵバス（アドレス
バス、データバス）からＲＡＭ■３ｂ及びＤＭＡＣ４を
分離する。

従って、Ｄ　Ｍ　Ａ　ＩＩＩ作が開始されてもＤＭＡＣ
４に専有されているのは、ＲＡＭ■３ｂだけであり、Ｃ
ＰＵバス（アドレスバス、データバス）はＣＰＵ１によ
って専有でき、よって、ＲＡＭ■３ａはＣＰＵ１から直
接アクセスでき、プログラムの実行が続行できる。

そして、ＤＭＡ動作が終了することにより、バッファは
通常動作時の状態になる。すなわち、バッファ（Ｂ２．
　Ｂ４．８Ｇ、　Ｂ８）　７．９．１１．１３がそれぞ
れ閉鎖し、バッファ（Ｂ９）１４が開放になる。

以上のように、ＲＡＭのブロックを２分化することで、
ＤＭＡＣ４からもＣＰＵ１からち常にＲＡＭを制御でき
るようにしておくことにより、プログラムの実行の高速
化が図れ、システムのパーフォーマンスを向上させるこ
とができる。

なお、実際にバッファ（８１〜Ｂ８）６〜１３を制御す
る場合、第２図に示すように、バッファを（（Ｂ１）　
６．　　（Ｂ２）　７）、（（Ｂ３）　８．　　（Ｂ４
）　９）、（（Ｂ５）　１０．　　（Ｂ６）　１１）、
（（Ｂ７）　１２．　　（Ｂ８）　１３）の対で構成し
、ＤＭＡ動作時に、バッファコントロール信号ＢＣ１、
ＢＣ２、ＢＣ３、ＢＣ４を通常動作時に対して反転させ
ることにより、対のバッファのうちの一方が開放の時に
は、対の使方のバッファが閉鎖するように対のバッファ
の開閉をそれぞれ制御する。

（発明の効果） 以上の如く、本発明のデータ伝送装置によれば、ＤＭＡ
動作の実行中もＣＰＵが動作できるので、プログラムの
実行時間が速くなり、もって、高速処理が可能となり、
また、ＣＰＵがＤＭＡ動作のためにプログラム退避する
必要がなくなるので、ＤＭＡ動作に移るまでのオーバヘ
ッド（管理プログラム実行時間）が少なくなるといった
特長を有する。

【図面の簡単な説明】

第１図は本発明になるデータ伝送装置の一実施例を示す
ブロック図、第２図は本発明装置の一実施例における実
際のバッファの制御を示す図、第３図は従来のＤＭＡ０
作を実行する回路構成の一例を示す図である。 １・・・中央処理ユニット（ＣＰＵ）、２・・・プログ
ラムＲＯＭ、 ３　ａ−ＲＡ　Ｍ■、３　ｂ　・ＲＡ　Ｍ■、４・・・
ＤＭＡコントローラ（ＤＭＡＣ）、５・・・Ｉ１０ボー
ト、６〜１４・・・バッファ（８１〜Ｂ９）。 特　許　出願人　日本ビクター株式会社代表者　垣木　
邦夫

Claims (1)

1. 【特許請求の範囲】 中央処理ユニット（ＣＰＵ）から直接アクセスされ、か
   つＣＰＵバスに接続されるメモリに対して、高速にデー
   タ伝送するダイレクト・メモリ・アクセス（ＤＭＡ）動
   作が実行されるデータ伝送装置において、 前記メモリを２分化し、この２分化された各メモリと前
   記ＣＰＵバスとの間にそれぞれバッファを設けてなり、
   前記バッファの開閉を制御することにより、前記２分化
   されたメモリのうちの一方のメモリは前記ＣＰＵから直
   接アクセスされ、他方のメモリはＤＭＡ動作が実行され
   るようにしたことを特徴とするデータ伝送装置。