JP2539030B2 - ダイレクトメモリアクセス装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電子計算機システムの通信処理装置（CP）
に適するダイレクトメモリアクセス装置に関する。

（従来の技術） 通信回線に接続されて情報処理を行なう電子計算機シ
ステムには、通信回線とのデータ授受を制御する通信処
理装置が設けられる。

第２図に、従来一般の電子計算機システムのブロック
図を示す。

図において、このシステムは、中央演算処理機構１
と、主記憶機構２と、通信処理装置３が、内部バス４に
接続された構成となっている。

中央演算処理機構１は、装置全体の制御演算等を行な
うマイクロコンピュータ等から構成された装置である。
主記憶機構２は、磁気ディスクや半導体メモリ等から成
り、種々のデータを格納するための装置である。以下本
発明において、これを上位メモリと呼ぶ。

通信処理装置３は、通信回線５を介してデータの通信
制御を行なう回路である。この通信処理装置３は、次の
ような構成とされている。

第３図に、従来一般の通信処理装置のブロック図を示
す。

この通信処理装置３は、内部バス４に接続されたバス
インタフェース（BINTF）32と、マイクロプロセッサ
（μＰ）31と、ローカルメモリ部（LM）33と、回線制御
部（LCU）34とから構成されている。

各回路は、CPバス35を介して接続されている。また、
回線制御部34は、通信回線５に接続されている。

上記マイクロプロセッサ31は、第２図に示した中央演
算処理機構１からの命令を解読し、通信処理を実行し、
その実行結果を中央演算処理機構１へ通知するよう動作
する回路である。バスインタフェース32は、そのような
命令の受付けや結果の報告，送受信データの第２図に示
した上位メモリ２への転送等を制御するための回路であ
る。回線制御部34は、例えば、通信回線５がCCITT勧告
で規定されたISDN網のOSIレアモデルの場合、物理層や
データリンク層の処理を行なう回路である。ローカルメ
モリ部33は、マイクロプロセッサ31で実行される通信処
理プログラムや、そのプログラム実行に必要なテーブ
ル，送受信データ，第２図に示した中央演算処理機構１
から入力する命令，制御情報，中央演算処理機構１への
報告情報等を格納するためのメモリである。

ここで、バスインタフェース32は、ローカルメモリ部
33に格納されたデータを上位メモリ２に転送し、あるい
は上位メモリ２から所定のデータをローカルメモリ部33
転送するため、ダイレクトメモリアクセス装置を内蔵し
ている。

第４図に、従来のダイレクトメモリアクセス装置のブ
ロック図を示す。

図において、バスインタフェース32には、DMAコント
ローラ321と、上位メモリアクセス制御回路322と、イン
タフェース（INF）323と、加算回路324と、MEMベースア
ドレスレジスタ325と、３つのアンドゲート326,327及び
328が設けられている。

DMAコントローラ321は、例えば、インテル社製8237あ
るいは同社製80186に内蔵されたDMA用回路である。この
回路は、DMAリクエスト信号DRQを受入れて、ローカルメ
モリ332や上位メモリ２をアクセスするためのアドレス
信号ADR、メモリリード信号RD、メモリライト信号WR等
を出力する回路である。また、この回路には、ローカル
メモリ332や上位メモリ２から読出されたデータDATAが
入力する。

インタフェース323は、内部バス４を介して、上位メ
モリ２に対しデータやアドレス信号等を出力する回路で
ある。加算回路324は、DMAコントローラ321の出力する
アドレス信号ADRに、MEMベースアドレスレジスタ325の
出力するベースアドレスMBAを加算して上位アドレス信
号MMADRを生成し、インタフェース323に向けて出力する
回路である。

アンドゲート327及び328には、それぞれDMAコントロ
ーラ321の出力する、メモリリード信号RDとメモリライ
ト信号WRとが入力する。これらのアンドゲート327,328
は、上位メモリアクセス制御回路322の出力するアクセ
ス制御信号MACによって開閉制御される。

尚、上位メモリアクセス制御回路322の前段には、マ
イクロプロセッサ31から出力されるアドレスラッチイネ
ーブル信号ALEと、DMAコントローラ321から出力される
アドレス信号ADRの上位ビットAHとの論理積をとり、上
位メモリ起動信号MMSTARTを出力するアンドゲート326が
設けられている。

一方、ローカルメモリ部33には、ローカルメモリ制御
回路331と、ローカルメモリ332と、インバータ333と、
アンドゲート334と、フリップフロップ335とが設けられ
ている。

ローカルメモリ332は、ダイナミック・ランダム・ア
クセス・メモリ等から成る。ローカルメモリ制御回路33
1には、ローカルメモリ332をアクセスするためのアドレ
ス信号をラッチするレジスタや、ローカルメモリ332の
リフレッシュ等の、いわゆるランダム・アクセス・メモ
リ制御のための回路が格納される。ローカルメモリ制御
回路331には、マイクロプロセッサ31の出力するアドレ
スラッチイネーブル信号ALE,及びDMAコントローラ321の
出力するメモリリード信号RD,メモリライト信号WR,アド
レス信号ADRが入力する。

また、インバータ333には、アドレス信号ADRの上位ビ
ットAHが入力し、アンドゲート334には、このインバー
タ333の出力及び上記アドレスラッチイネーブル信号ALE
とが入力し、その論理積出力がフリップフロップ335に
入力するよう結線されている。フリップフロップ335
は、アンドゲート334の出力を受入れて、ローカルメモ
リ起動信号LMSTARTをローカルメモリ制御回路331に出力
する回路である。

以上の回路においては、DMAコントローラ321がアクセ
スする対象が、ローカルメモリ332なのか上位メモリ２
なのかを識別するために、アドレスADRの上位１ビットA
Hが使用されていた。

第５図に、第４図のような回路の従来のメモリ選択動
作の説明図を示す。

図において、DMAコントローラのアドレス空間は“000
00"〜“FFFFF"まで設定されている。ここで、ローカル
メモリの容量は“00000"〜“80000"即ち、全アドレス空
間の1/2に設定されている。

そして、下位側のアドレス空間における領域Ａがアク
セスされると、ローカルメモリ332がアクセスされ、上
位側のアドレス空間における領域Ｂがアクセスされると
上位メモリ２がアクセスされるよう構成されている。何
れのアドレス空間を選択するかは、先に説明したアドレ
ス信号の上位ビットAHの内容による。例えば、AHが“0"
の場合ローカルメモリを、AHが“1"の場合上位メモリを
アクセスすることになる。

第６図に、第４図の装置の動作タイムチャートを示
す。

この図を用いて、第５図に示したローカルメモリ内の
領域Ａのデータを、上位メモリの領域Ｂに転送する動作
を説明する。

先ず始めに、DMAコントローラ321に対し、DMAリクエ
スト信号DRQが入力する［第６図（ｆ）］。DMAコントロ
ーラ321は、これに応じてCPバス35の使用権を獲得す
る。次に、DMAコントローラ321は、アドレス信号ADRを
出力し、マイクロプロセッサ31はアドレスラッチイネー
ブル信号ALEを出力する［第６図（ａ），（ｂ）］。こ
のアドレス信号ADRは下位メモリアクセスのための“X"
番地を指している。ローカルメモリ制御回路331は、ア
ドレスラッチイネーブル信号ALEにより、アドレス信号A
DRをラッチする。更に、アドレス信号ADRの上位ビットA
Hがインバータ333を介してアンドゲート334に入力し、
アドレスラッチイネーブル信号ALEが、このアンドゲー
ト334を開くため、フリップフロップ335にその上位ビッ
トAHが入力し、フリップフロップ335からはローカルメ
モリ起動信号LMSTARTが出力される［第６図（ｈ）］。

一方、アドレス信号ADRの上位ビットAHは、この場合
ローカルメモリ332をアクセスする内容のものであるた
め、アンドゲート326を閉じ、アドレスラッチイネーブ
ル信号ALEはアンドゲート326において阻止され、上位メ
モリアクセス制御回路322は起動しない。従って、アン
ドゲート327及び328は閉じられたままとなっている。

次に、DMAコントローラ321は、メモリリード信号RDを
出力する［第６図（ｄ）］。これにより、ローカルメモ
リ332のリードサイクルが実行される［第６図
（ｋ）］。このとき、DMAコントローラ321は、ローカル
メモリ332からリードされるデータDATAを受入れ、これ
をサンプリングする。

以上で、DMAリードサイクルが終了する。

次に、再びマイクロプロセッサ31からアドレスラッチ
イネーブル信号ALEが出力され［第６図（ａ）］、DMAコ
ントローラ321からアドレス信号ADRが出力される［第６
図（ｂ）］。このアドレス信号ADRは、上位メモリのア
クセスのための“Y"番地を指している。従って、そのア
ドレス信号ADRの上位ビットAHは、今度はアンドゲート3
34を閉じ、アンドゲート326を開く。この結果、アドレ
スラッチイネーブル信号ALEは、上位メモリ起動信号MMS
TARTとなって、上位メモリアクセス制御回路322に入力
する。これにより、上位メモリアクセス制御回路322は
アクセス制御信号MACを出力し、アンドゲート327とアン
ドゲート328を開く。

ここで、DMAコントローラ321は、先にサンプリングし
たデータDATAを出力する［第６図（ｃ）］。そして、メ
モリライト信号WRを出力する［第６図（ｅ）］。この結
果、アンドゲート328から上位メモリライト信号MMWRが
インタフェース323に向けて出力される［第６図
（ｉ）］。また、アドレス信号ADRは、加算回路324にお
いて、MEMベースアドレスレジスタ325から出力されるベ
ースアドレスMBAと加算され、上位アドレス信号MMADRと
なってインタフェース323に向け出力される。こうし
て、内部バス４を介して上位メモリ２に対しDMAライト
サイクルが実行される。その後、DMAリクエスト信号DRQ
が立ち下がる［第６図（ｆ）］。

尚、上記DMA転送処理実行中は、第６図（ｇ）に示す
ように、マイクロプロセッサセレクト信号μPSELが常時
ロウレベルとされている。尚、このマイクロプロセッサ
セレクト信号μPSELは、第４図中では図示していない
が、DMAコントローラ321が動作中はロウレベル、マイク
ロプロセッサ31が動作中はハイレベルとなる選択信号で
ある。また、上記の動作は、上位メモリ２への書込み動
作について説明したため、第６図（ｉ）に示した上位メ
モリリード信号RDは変化しない。

（発明が解決しようとする課題） ところで、以上の装置では、上位メモリ２のアクセス
とローカルメモリ332へのアクセスを、アドレス信号ADR
の最上位ビットにより識別していた。従って、DMAコン
トローラ321のアドレス空間は、実質２分割され、ロー
カルメモリ332の容量が制限されてしまうという問題が
ある。

一方、上記DMAコントローラ321には、次のような機能
も備わっている。

即ち、データ転送の方向が、例えば、ローカルメモリ
332から上位メモリ２へ転送されるか、上位メモリ２か
らローカルメモリ332へ転送されるかを識別するための
チャネルセレクト信号を出力することができる。例え
ば、チャネル０セレクト信号0SELが出力されると、上位
メモリ２からローカルメモリ332へのデータ転送が行な
われ、チャネル１セレクト信号1SELが出力されると、そ
の逆方向の転送が行なわれていることを示す。

従来、このデータ転送方向識別を行なうチャネルセレ
クト信号と、メモリリード信号RD,メモリライト信号WR
を用いて、ローカルメモリをアクセスするか上位メモリ
をアクセスするかの判定を行なう回路が提案されてい
る。

第７図に、データ転送方向とメモリリード／ライト信
号の関係を示す。

図に示すように、データ転送方向が上位メモリからロ
ーカルメモリに向かう場合、メモリリード信号が出力さ
れていると、上位メモリへアクセスすべきことが分か
る。また、メモリライト信号WRが出力されていると、ロ
ーカルメモリへアクセスすべきことが分かる。

一方、ローカルメモリから上位メモリへデータが転送
される場合、メモリリード信号RDが出力されると、ロー
カルメモリへアクセスすべきことが分かり、又、メモリ
ライト信号WRが出力されると、上位メモリへアクセスす
べきことが分かる。

このように、データ転送方向識別用の信号とメモリリ
ード／ライト信号との組合わせにより、ローカルメモリ
か上位メモリかの何れかを選択して起動することができ
る。

第８図に、そのような原理を採用した従来のダイレク
トメモリアクセス装置のブロック図を示す。

図の装置は、バスインタフェース32と、ローカルメモ
リ部33と、ローカルメモリ起動部40及び上位メモリ起動
部50を備えている。

ローカルメモリ部33には、ローカルメモリ制御回路33
1とローカルメモリ332とが設けられている。これらの回
路は、第４図で説明したものと同様のものである。ま
た、インタフェース323、加算回路324、MEMベースアド
レスレジスタ325は、何れも第４図において説明したも
のと同様である。バスインタフェース32に設けられたDM
Aコントローラ321やマイクロプロセッサ31も、第４図で
説明したものと全く同様のものである。

ここで、ローカルメモリ起動部40には、３つのオアゲ
ート42,43,47と、３つのアンドゲート44,45,46と、フリ
ップフロップ41が設けられている。

オアゲート42には、DMAコントローラ321の出力するメ
モリライト信号WR及びメモリリード信号RDが入力するよ
う結線されている。また、アンドゲート44には、メモリ
ライト信号WR及びチャネル０セレクト信号0SELが入力す
るよう結線されている。更に、アンドゲート45には、メ
モリリード信号RD及びチャネル１セレクト信号1SELが入
力するよう結線されている。

アンドゲート44及びアンドゲート45の出力は、何れも
オアゲート47を介してオアゲート43に入力する。また、
オアゲート43には、DMAコントローラ321の出力するマイ
クロプロセッサセレクト信号μPSELが入力する。オアゲ
ート42及びオアゲート43の出力は、アンドゲート46に入
力し、アンドゲート46の出力はフリップフロップ41に入
力するよう結線されている。フリップフロップ41から
は、ローカルメモリ制御回路331に対し、ローカルメモ
リ起動信号LMSTARTが入力するよう結線されている。

一方、上位メモリ起動部50は、上位メモリアクセス制
御回路51と、４つのアンドゲート52,53,55,56、及び１
つのオアゲート54を有している。

アンドゲート52,53は、第４図において説明したアン
ドゲート327,328と同等の回路である。一方、アンドゲ
ート55には、チャネル１セレクト信号1SELと、メモリラ
イト信号WRとが入力するよう結線されている。また、ア
ンドゲート56には、チャネル０セレクト信号0SELと、メ
モリゲート信号RDとが入力するよう結線されている。そ
して、アンドゲート55及びアンドゲート56の出力が、オ
アゲート54を介して上位メモリ起動信号MMSTARTとな
り、上位メモリアクセス制御回路51に入力するよう結線
されている。

以上の装置は次のように動作する。

第９図は、第８図の装置の動作タイミングチャートで
ある。

先ず、図のタイムチャートでは、同図（ｌ）に示すよ
うに、始めにマイクロプロセッサ31がローカルメモリ33
2のデータ読取りを行ない、その後DMAコントローラ321
が起動し、ローカルメモリ332からデータを読出すリー
ドサイクルが実行され、その後上位メモリ２に対するラ
イトサイクルが実行される。

マイクロプロセッサ31の動作開始に当たり、マイクロ
プロセッサ31からはアドレスラッチイネーブル信号ALE
が出力され［第９図（ａ）］、同時に、所定のアドレス
信号ADRが出力される［第９図（ｂ）］。このとき、デ
ータの読取りを行なうためのメモリリード信号RDが出力
され、かつマイクロプロセッサセレクト信号μPSELが出
力される［第９図（ｄ），（ｇ）］。これらの信号は、
第８図に示すオアゲート42,43を通り、アンドゲート46
を通過して、フリップフロップ41に入力する。その結
果、フリップフロップ41からは、ローカルメモリ起動信
号LMSTARTが出力される［第９図（ｉ）］。こうして、
マイクロプロセッサ31によるローカルメモリのリードサ
イクルが実行される［第９図（ｌ）］。

その後、DMAコントローラ321に対し、DMAリクエスト
信号DRQ1が入力すると［第９図（ｆ）］、マイクロプロ
セッサ31からアドレスラッチイネーブル信号ALEが出力
される［第９図（ａ）］。このとき、DMAコントローラ3
21から“X"番地のアドレス信号ADRが出力され［第９図
（ｂ）］、メモリリード信号RDが出力されて［第９図
（ｄ）］、チャネル１セレクト信号1SELが出力される
［第９図（ｈ）］。このケースは、第７図の表の下の段
に該当し、ローカルメモリへのアクセスとなる。即ち、
メモリリード信号RD及びチャネル１セレクト信号1SELが
アンドゲート45に入力し、オアゲート47の出力が、オア
ゲート43及びアンドゲート46を介してフリップフロップ
41に入力する。これにより、ローカルメモリ起動信号LM
STARTがローカルメモリ制御回路331に入力する［第９図
（ｉ）］。

こうして、DMAコントローラ321によるローカルメモリ
332のアクセスが実行される。

尚、ローカルメモリ制御回路331からは、ロウアドレ
スRAS,カラムアドレスCAS,書込みイネーブル信号WE,ロ
ーカルメモリアクセス信号LMA等が、ローカルメモリ332
に対して入力する。これはダイナミック・アクセス・メ
モリ制御用の周知の信号である。

以上の結果、DMAコントローラ321によるローカルメモ
リ332のリードサイクルが終了する。

次に、再びマイクロプロセッサ31からアドレスラッチ
イネーブル信号ALEが出力すると、今度はDMAコントロー
ラ321から上位メモリアクセスのためのアドレス信号が
出力される［第９図（ａ），（ｂ）］。更に、DMAコン
トローラ321からは、先のリードサイクルで保持された
データが出力される［第９図（ｃ）］。同時にメモリラ
イト信号WRが出力される［第９図（ｅ）］。このとき、
チャネル１セレクト信号1SELも出力されている［第９図
（ｈ）］。その結果、チャネル１セレクト信号1SELとメ
モリリード信号WRとがアンドゲート55を介してオアゲー
ト54に入力し、上位メモリ起動信号MMSTARTが上位メモ
リアクセス制御回路51に入力する。

そして、上位メモリアクセス制御回路51の出力する上
位アクセス制御信号MACにより、アンドゲート52が開か
れ、上位メモリライト信号MMWRがインタフェース323に
出力される［第９図（ｊ）］。上位メモリアクセスのた
めの上位アドレス信号MMADRの生成は、先に説明した第
４図の例と同様である。この結果、上位メモリ２のライ
トサイクルが実行される。その後、DMAリクエスト信号D
RQ1が立ち下がる［第９図（ｆ）］。

第８図に示したような回路によれば、第４図に示した
ようなDMAコントローラのアドレス空間を制限するとい
った問題が生じない。即ち、ローカルメモリ332用とし
てDMAコントローラ321のアドレス空間を全て有効に使用
することができる。

ところが、第８図の回路から分かるように、DMA転送
動作が行なわれていない場合に、マイクロプロセッサ31
がローカルメモリ332をアクセスしようとするとき、ロ
ーカルメモリ332の起動のためのローカルメモリ起動信
号LMSTARTを、メモリリード／ライト信号RD,WR及びマイ
クロプロセッサセレクト信号μPSELを使用し生成してい
る。

しかしながら、DMAコントローラ321から出力されるメ
モリリード／ライト信号は、その出力タイミングが比較
的遅い。従って、マイクロプロセッサ31によるメモリア
クセス開始のタイミングが遅れるという難点がある。特
に、DMAコントローラ321とマイクロプロセッサ31が、CP
バス35を共有している場合、DMAコントローラ321が長時
間CPバスを占有することがないように、DMAコントロー
ラ321に対する動作命令の後、DMAコントローラ321が動
作を開始するまで、一定時間その動作開始を遅らせるイ
ンターバルタイマが設けられる。従って、そのような場
合には、更にローカルメモリのアクセス時間が引伸され
てしまう。従って、マイクロプロセッサ31自体の処理能
力が低下するという問題があった。

本発明は以上の点に着目してなされたもので、ローカ
ルメモリの容量の制限をすることなく、更にマイクロプ
ロセッサによるローカルメモリのアクセスを高速に行な
うことができるダイレクトメモリアクセス装置を提供す
ることを目的とするものである。

（課題を解決するための手段） 本発明のダイレクトメモリアクセス装置は、ローカル
メモリと上位メモリとの間でDMA転送制御を行なうDMAコ
ントローラと、前記DMAコントローラの出力する、デー
タ転送方式識別信号と、メモリリード／ライト信号とを
受入れて、両信号の組合わせにより、前記ローカルメモ
リのアクセス動作を起動するローカルメモリ起動部と、
前記DMAコントローラの出力する、データ転送方向識別
信号と、メモリリード／ライト信号とを受入れて、両信
号の組合わせにより、前記ローカルメモリのアクセス動
作と排他的に前記上位メモリのアクセス動作を起動する
上位メモリ起動部と、前記DMA転送が行なわれないと
き、前記DMAコントローラとバスを共用するプロセッサ
が出力するアドレスラッチイネーブル信号を受入れて、
ローカルメモリのアクセス動作を起動するプロセッサメ
モリアクセス部とを備えたことを特徴とするものであ
る。

（作用） 以上の装置は、データ転送方向識別信号とメモリリー
ド／ライト信号の組合わせによって、ローカルメモリの
アクセスか上位メモリのアクセスかを判定する。従っ
て、DMAコントローラの出力するアドレス信号をアクセ
ス先の判定に使用せず、アドレス空間を制限しない。

一方、プロセッサがローカルメモリをアクセスする場
合には、DMAコントローラの出力する信号を使用せず、
プロセッサが出力するアドレスラッチイネーブル信号
を、そのままローカルメモリ起動信号の出力に使用す
る。その結果、ローカルメモリ起動信号は早いタイミン
グで出力され、ローカルメモリの高速アクセスが可能に
なる。

（実施例） 以下、本発明を図の実施例を用いて詳細に説明する。

第１図は、本発明のダイレクトメモリアクセス装置の
実施例を示す要部ブロック図である。

図の装置は、バスインタフェース32と、ローカルメモ
リ部33及びローカルメモリ起動部40、上位メモリ起動部
50、プロセッサメモリアクセス部60、インタフェース32
3、加算回路324及びMEMベースアドレスレジスタ325を備
えている。

図のマイクロプロセッサ31からは、アドレスラッチイ
ネーブル信号ALEが出力される。また、DMAコントローラ
321には、DMAリクエスト信号DRQ1あるいはDRQ0が入力
し、データDATA、メモリリード信号RD、メモリライト信
号WR、マイクロプロセッサセレクト信号μPSEL、チャネ
ル０セレクト信号0SEL、チャネル１セレクト信号1SEL、
アドレス信号ADRが、それぞれ出力されるよう構成され
ている。

マイクロプロセッサ31やDMAコントローラ321の構成
は、既に第８図等で説明したものと同様である。このDM
Aコントローラ321は、例えば、インテル社製80186を使
用する。ローカルメモリ部33は、ローカルメモリ制御回
路331及びローカルメモリ332とから構成されている。

ローカルメモリ332は、ダイナミック・ランダム・ア
クセス・メモリから構成され、ローカルメモリ制御回路
331からロウアドレスRAS,カラムアドレスCAS,ライトイ
ネーブル信号WE,ローカルメモリアクセス信号LMA等を受
入れて動作する回路である。

このローカルメモリ部33の構成も、第８図に示したも
のと同様である。

尚、ローカルメモリ制御回路331には、ローカルメモ
リ起動信号LMSTART及び、DMAコントローラ321からのメ
モリリード信号RD、メモリライト信号WR及びアドレス信
号ADRの他に、マイクロプロセッサ31からアドレスラッ
チ信号ALEが入力するよう結線されている。

加算回路324は、やはり第８図に示したものと同様
に、MEMベースアドレスレジスタ325から出力されるベー
スアドレスMBAと、DMAコントローラ321から出力される
アドレス信号ADRとを加算して、上位メモリ２をアクセ
スするための上位アドレスMMADRを生成する回路であ
る。

ローカルメモリ起動部40は、２つのオアゲート401,40
6と、３つのアンドゲート402,403,404と、１つの多入力
オアゲート405と、フリップフロップ41から構成されて
いる。

オアゲート401には、メモリリード信号RDとメモリラ
イト信号WRとが入力する。アンドゲート402には、オア
ゲート401の出力とマイクロプロセッサセレクト信号μP
SELとが入力する。アンドゲート403には、メモリライト
信号WRとチャネル０セレクト信号0SELが入力する。アン
ドゲート404には、メモリリード信号RDとチャネル１セ
レクト信号1SELが入力する。アンドゲート402,403,404
の出力は、多入力オアゲート405を介してオアゲート406
に入力する。オアゲート406には、プロセッサメモリア
クセス部60の出力も入力し、オアゲート406の出力がフ
リップフロップ41に入力され、これがローカルメモリ起
動信号LMSTARTとして出力されるよう構成されている。

上位メモリ起動部50は、４つのアンドゲート52,53,5
5,56と、１つのオアゲート54と、上位メモリアクセス制
御回路51が設けられている。この上位メモリ起動部50
は、第８図に示した上位メモリ起動部50と、略同様の構
成とされている。

即ち、アンドゲート52,53には、それぞれメモリライ
ト信号WR及びメモリリード信号RDが入力し、それらの開
閉制御を、上位メモリアクセス制御回路51から出力され
る上位アクセス制御信号MACにより行なっている。ま
た、アンドゲート55には、メモリライト信号WR及びチャ
ネル１セレクト信号1SELが入力し、アンドゲート56に
は、メモリゲート信号RD及びチャネル０セレクト信号0S
ELが入力する。そして、アンドゲート55及びアンドゲー
ト56の出力は、オアゲート54を介して上位メモリ起動信
号MMSTARTとされ、上位メモリアクセス制御回路51に入
力するように結線されている。

プロセッサメモリアクセス部60は、１つのノアゲート
61と１つのアンドゲート62とから構成されている。

ノアゲート61には、DMAリクエスト信号DRQ1,DRQ0が入
力し、ノアゲート61の出力とマイクロプロセッサ31の出
力するアドレスラッチイネーブル信号ALEが、アンドゲ
ート62に入力するよう結線されている。アンドゲート62
の出力は、ローカルメモリ起動部40のオアゲート406に
入力するよう結線されている。

この回路において、上位メモリ２の起動は上位メモリ
起動部50の出力により行なわれる。即ち、上位メモリ起
動部50のアンドゲート52あるいは53から、メモリライト
信号WRあるいはメモリリード信号RDが出力されると、上
位メモリ２が起動される。アンドゲート55,56は、上位
メモリ２が起動される場合を第７図の理論に基づいて決
定している。即ち、第７図に示すように、上位メモリ２
からローカルメモリ332へデータが転送される場合、メ
モリリード信号RDが出力されたとき、及びローカルメモ
リ332から上位メモリ２へデータが転送される場合に、
メモリライト信号WRが出力されたとき、上位メモリ起動
信号MMSTARTが上位メモリアクセス制御回路51に向け出
力される。これにより上位メモリが起動される。

一方、ローカルメモリ332の起動は次の場合に行なわ
れる。

先ず、DMAコントローラ321にDMAリクエスト信号DRQ1
及びDRQ0が入力していない場合、ノアゲート61の出力に
よりアンドゲート62は開放される。その結果、マイクロ
プロセッサ31から出力されるアドレスラッチイネーブル
信号ALEが、先ず、アンドゲート62とオアゲート406を介
してフリップフロップ41に入力する。これにより、ロー
カルメモリ起動信号LMSTARTが出力される。

一方、DMAコントローラ321にDMAリクエスト信号DRQ1
あるいはDRQ0が入力している場合、アンドゲート62は閉
じられ、アンドゲート403あるいはアンドゲート404か
ら、オアゲート405,406を介してローカルメモリスター
トのための信号が入力される。

即ち、アンドゲート403,404は、先に説明した第８図
におけるローカルメモリ起動部40のアンドゲート44,45
に該当し、第７図に示すように、ローカルメモリから上
位メモリへの転送状態で、メモリリード信号RDが出力さ
れた場合と、上位メモリからローカルメモリへの転送動
作で、メモリライト信号WRが出力された場合の何れか
に、フリップフロップ41をセットする構成とされてい
る。

以上の装置は次のように動作する。

第10図は、本発明の装置の動作タイムチャートであ
る。

この実施例では、始めにプロセッサのバスサイクルが
実行され、次にDMAコントローラ321が起動し、ローカル
メモリからデータを読出すDMAリードサイクルが実行さ
れ、最後に上位メモリにデータを書込むDMAライトサイ
クルが実行される。

先ず始めに、DMAリクエスト信号がないとき、マイク
ロプロセッサ31からアドレスラッチイネーブル信号ALE
が出力されると［第10図（ａ）］、先に説明したよう
に、アドレスラッチイネーブル信号ALEが、プロセッサ
メモリアクセス部60のアンドゲート62及びローカルメモ
リ起動部40のオアゲート406を介して、フリップフロッ
プ41に入力し、ローカルメモリ起動信号LMSTARTが出力
される［第10図（ｉ）］。次に、DMAコントローラ321か
らメモリリード信号RD及びマイクロプロセッサセレクト
信号μPSELが出力される［第10図（ｄ），（ｇ）］。DM
Aコントローラ321は、同時にアドレス信号ADRを出力し
ており［第10図（ｂ）］、ローカルメモリ332から所定
のデータの読出しが行なわれる。このように、DMAリク
エスト信号がない場合、マイクロプロセッサ31はアドレ
スラッチイネーブル信号ALEにより、高速でローカルメ
モリ332の起動をかけることができる。

次に、DMAコントローラ321に対しDMAリクエスト信号D
RQ1が出力されると［第10図（ｆ）］、マイクロプロセ
ッサ31からアドレスラッチイネーブル信号ALEが出力さ
れる［第10図（ａ）］。そして、DMAコントローラ321か
らアドレス信号ADRが出力され［第10図（ｂ）］、更に
メモリ読出し信号RDとチャネル１セレクト信号1SELが出
力される。その結果、先に説明した要領で、ローカルメ
モリスタート信号LMSTARTがフリップフロップ41から出
力され［第10図（ｉ）］、ローカルメモリ332のリード
サイクルが実行される［第10図（ｌ）］。このDMAリー
ドサイクルにおいて、ローカルメモリ332から読出され
たデータDATAは、DMAコントローラ321にサンプリングさ
れる［第10図（ｃ）］。

次に、DMAコントローラ321から上位メモリ２をアクセ
スするためのアドレス信号ADRが出力され［第10図
（ｂ）］、マイクロプロセッサ31からアドレスラッチイ
ネーブル信号ALEが出力されると［第10図（ａ）］、DMA
コントローラ321から続いてメモリライト信号WR及びチ
ャネル１セレクト信号1SELが出力される［第10図
（ｅ），（ｈ）］。

これらにより、先に説明した要領で、上位メモリ起動
部50のオアゲート54を介して、上位メモリアクセス制御
部51に対し上位メモリ起動信号MMSTARTが入力する。そ
の結果、インタフェース323には、上位メモリライト信
号MMWRが入力する［第10図（ｊ）］。こうして、DMAラ
イトサイクルが実行される。DMAライトサイクル終了
後、DMAリクエスト信号DRQ1が立ち下がって、DMA転送処
理を完了する。

以上のように、本発明の装置においては、データ転送
方向を識別するチャネルセレクト信号0SELあるいは1SE
L、及びメモリリード／ライト信号RD,WRの組合わせによ
って、ローカルメモリ起動部40あるいは上位メモリ起動
部50を動作させるようにしたので、DMAコントローラ321
のアドレス空間を減少させることなく、ローカルメモリ
部33の容量を増大できる。

尚、DMAコントローラ321が動作中であっても、マイク
ロプロセッサ31がローカルメモリ332のアクセスを開始
する場合には、マイクロプロセッサセレクト信号μPSEL
がアンドゲート402を開き、メモリリード信号RDあるい
はメモリライト信号WRがオアゲート401,アンドゲート40
2,オアゲート405及びオアゲート406を介してフリップフ
ロップ41に入力する。

従って、この場合にも、ローカルメモリを起動するこ
とができる。

本発明は以上の実施例に限定されない。

プロセッサメモリアクセス部60やローカルメモリ起動
部40、上位メモリ起動部50は、それぞれ同様の機能を有
する種々のゲート回路に置換えて差し支えない。

（発明の効果） 以上説明した本発明のダイレクトメモリアクセス装置
は、プロセッサメモリアクセス部がマイクロプロセッサ
の出力するアドレスラッチイネーブル信号を用いて、ロ
ーカルメモリのアクセス動作を起動するようにしたの
で、従来、DMAコントローラを介してローカルメモリを
起動していた場合に比べて、ローカルメモリのアクセス
制御が高速化される。また、データ転送方向識別信号と
メモリリード／ライト信号の組合わせにより、ローカル
メモリ起動部か上位メモリ起動部かの何れか一方を動作
させるようにしたので、DMAコントローラのアドレス空
間を有効に使用することができる。

【図面の簡単な説明】

第１図は本発明のダイレクトメモリアクセス装置要部ブ
ロック図、第２図は従来一般の電子計算機システムブロ
ック図、第３図は従来一般の通信処理装置ブロック図、
第４図は従来のダイレクトメモリアクセス装置ブロック
図、第５図は従来のメモリ選択動作説明図、第６図は第
４図の装置の動作タイムチャート、第７図はデータ転送
方向とメモリリード／ライト信号の関係を示す説明図、
第８図は従来のダイレクトメモリアクセス装置のブロッ
ク図、第９図は第８図の装置の動作タイムチャート、第
10図は本発明の装置の動作タイムチャートである。 ２……上位メモリ、４……内部バス、 31……マイクロプロセッサ、 32……バスインタフェース、 33……ローカルメモリ部、 40……ローカルメモリ起動部、 50……上位メモリ起動部、 60……プロセッサメモリアクセス部、 51……上位メモリアクセス制御回路、 324……加算回路、 325……MEMベースアドレスレジスタ、 331……ローカルメモリ制御回路、 332……ローカルメモリ、 0SEL,1SEL……データ転送方向識別信号、 RD,WR……メモリリード／ライト信号。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ローカルメモリと上位メモリとの間でDMA
   転送制御を行なうDMAコントローラと、 前記DMAコントローラの出力する、データ転送方式識別
   信号と、メモリリード／ライト信号とを受入れて、両信
   号の組合わせにより、前記ローカルメモリのアクセス動
   作を起動するローカルメモリ起動部と、 前記DMAコントローラの出力する、データ転送方向識別
   信号と、メモリリード／ライト信号とを受入れて、両信
   号の組合わせにより、前記ローカルメモリのアクセス動
   作と排他的に前記上位メモリのアクセス動作を起動する
   上位メモリ起動部と、 前記DMA転送が行なわれていないとき、前記DMAコントロ
   ーラとバスを共用するプロセッサが出力するアドレスラ
   ッチイネーブル信号を受入れて、ローカルメモリのアク
   セス動作を起動するプロセッサメモリアクセス部とを備
   えたことを特徴とするダイレクトメモリアクセス装置。