JPS6199996A - ダイナミツクｒａｍ制御方式 - Google Patents
ダイナミツクｒａｍ制御方式Info
- Publication number
- JPS6199996A JPS6199996A JP59219475A JP21947584A JPS6199996A JP S6199996 A JPS6199996 A JP S6199996A JP 59219475 A JP59219475 A JP 59219475A JP 21947584 A JP21947584 A JP 21947584A JP S6199996 A JPS6199996 A JP S6199996A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- cycle
- address
- dynamic ram
- coincidence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はダイナミックＲＡＭ制御方式に関し。
特に汎用プロセッサを用いたシステムなどのダイナミッ
クＲＡ、Ｍ（以下、ＤＲＡＭと呼ぶ）を高速アクセスす
るのに好適なダイナミックＲＡＭ制御方式に関するもの
である。
クＲＡ、Ｍ（以下、ＤＲＡＭと呼ぶ）を高速アクセスす
るのに好適なダイナミックＲＡＭ制御方式に関するもの
である。
従来技術
従来、マイクロコンピュータを用いたデータ処理システ
ムにも、記憶容量の増大、低消費電力化の要求に伴って
、ＤＲＡＭの採用が多くなっている。上記システムが例
えば画像イメージ処理を実行する場合、Ｄ Ｍ Ａデー
タ転送においては、ＤＲＡＭを連続したアドレス値でア
クセスする動作が継続する。このようなアクセスに対し
ては、ＤＲＡ Ｍのページモードサイクルを利用し、処
理時間を短縮する方法があるが、市販のＤＲＡＭコント
ローラ（ＬＳＩ）による利用ができなこともあって、特
別な場合を除いて上記機能が用いられずに、ＤＲＡＭの
アクセスに多くの処理時間を費やしているという問題が
あった。
ムにも、記憶容量の増大、低消費電力化の要求に伴って
、ＤＲＡＭの採用が多くなっている。上記システムが例
えば画像イメージ処理を実行する場合、Ｄ Ｍ Ａデー
タ転送においては、ＤＲＡＭを連続したアドレス値でア
クセスする動作が継続する。このようなアクセスに対し
ては、ＤＲＡ Ｍのページモードサイクルを利用し、処
理時間を短縮する方法があるが、市販のＤＲＡＭコント
ローラ（ＬＳＩ）による利用ができなこともあって、特
別な場合を除いて上記機能が用いられずに、ＤＲＡＭの
アクセスに多くの処理時間を費やしているという問題が
あった。
目 的
本発明の目的は、このような従来の問題を解決し、簡単
かつ安価な方法により、ＤＲＡＭのページモードサイク
ルを利用してＤＲＡＭのアクセス時間を短縮化し、かつ
プロセッサの処理能力を向上させることのできるダイナ
ミックＲＡＭ制御方式を提供することにある 構 成 本発明は上記の目的を達成させるため、ダイナミックＲ
ＡＭに対するリード、ライト、リフレッシュの各動作を
制御するダイナミックＲＡＭ制御装置において、上記ダ
イナミックＲＡＭに送出するＬｏ％Ｉアドレスと１サイ
クル前のＬｏｗアドレスの一致を検出する一致検出手段
を備え、該手段が一致の状態時で、かつリフレッシュサ
イクル以外のときは、上記リードおよびライトの動作を
ページモードサイクルで実行させることを特徴としたも
のである。
かつ安価な方法により、ＤＲＡＭのページモードサイク
ルを利用してＤＲＡＭのアクセス時間を短縮化し、かつ
プロセッサの処理能力を向上させることのできるダイナ
ミックＲＡＭ制御方式を提供することにある 構 成 本発明は上記の目的を達成させるため、ダイナミックＲ
ＡＭに対するリード、ライト、リフレッシュの各動作を
制御するダイナミックＲＡＭ制御装置において、上記ダ
イナミックＲＡＭに送出するＬｏ％Ｉアドレスと１サイ
クル前のＬｏｗアドレスの一致を検出する一致検出手段
を備え、該手段が一致の状態時で、かつリフレッシュサ
イクル以外のときは、上記リードおよびライトの動作を
ページモードサイクルで実行させることを特徴としたも
のである。
以下１本発明の一実施例に基づいて具体的に説明する。
第１図は本発明の一実施例を示すＤＲＡＭ制御装何の構
成図であり、第２図は第１図の動作の例を示すタイムチ
ャートである。
成図であり、第２図は第１図の動作の例を示すタイムチ
ャートである。
第１図において、１は上位アドレス用レジスタ。
２はタイミングＲＯＭ−３はレジスタ、４はＤＲＡＭ、
、５はＬｏシアドレス用レジスタ、６は一致検出部、７
は下位アドレスカウンタ、８はフリップフロップ（Ｄ−
ＦＦ）、９はセレクタ、ｌＯはリフレッシュカウンタ、
ＬＬはリフレッシュ・アドレスカウンタである。
、５はＬｏシアドレス用レジスタ、６は一致検出部、７
は下位アドレスカウンタ、８はフリップフロップ（Ｄ−
ＦＦ）、９はセレクタ、ｌＯはリフレッシュカウンタ、
ＬＬはリフレッシュ・アドレスカウンタである。
ルジスタ３から出力されるＲＡＳ、ＣＡＳ、ＷＥの各信
号は、ＤＲＡＭ４に対するコントロール信号である。上
記各信号はタイミングＲＯＭ２が出力するＲＡＳ−２，
ＣＡＳ−２，ＷＥ−２の各信号によって生成される６し
たがってその送出タイミングは、タイミングＲＯＭ２が
受信する入力アドレス、すなわち下位アドレスカウンタ
７からのアドレス信号と、上位アドレス用レジスタｌか
らのＲＡＳ−１，ＷＲＥＱ−１（書込み要求信号）。
号は、ＤＲＡＭ４に対するコントロール信号である。上
記各信号はタイミングＲＯＭ２が出力するＲＡＳ−２，
ＣＡＳ−２，ＷＥ−２の各信号によって生成される６し
たがってその送出タイミングは、タイミングＲＯＭ２が
受信する入力アドレス、すなわち下位アドレスカウンタ
７からのアドレス信号と、上位アドレス用レジスタｌか
らのＲＡＳ−１，ＷＲＥＱ−１（書込み要求信号）。
ＲＲＥＱ−１（読出し要求信号）、ＲＥＦＲＥＱ−１（
リフレッシュ要求信号）、 ＲＥ Ｑ Ｕ −１（Ｌｏ
ｗアドレス一致信号）の各信号状態によって決まる。
リフレッシュ要求信号）、 ＲＥ Ｑ Ｕ −１（Ｌｏ
ｗアドレス一致信号）の各信号状態によって決まる。
また、上位アドレス用レジスタｌが受信するＷＲＥＱ、
ＲＲＥＱ、ＲＥＦＲＥＱの各信号によって。
ＲＲＥＱ、ＲＥＦＲＥＱの各信号によって。
ＤＲＡＭ４のアクセスモード（ライト、リード。
リフレッシュ）を選択する。
タイミングＲＯＭ２が出力するＡＣＫ−２信号は、上記
ＷＲＥＱおよびＲＲＥＱ信号に対するへＣＫ信号（応答
信号）である。
ＷＲＥＱおよびＲＲＥＱ信号に対するへＣＫ信号（応答
信号）である。
タイミングＲＯＭ２のＥＮＤ信号（サイクル終了信号）
は、下位アドレスカウンタ７をクリアにすると同時に、
上位アドレス用レジスタ１に対する入力サンプリングを
行う。
は、下位アドレスカウンタ７をクリアにすると同時に、
上位アドレス用レジスタ１に対する入力サンプリングを
行う。
上述のような回路構成においては、各モードに対するサ
イクルの時間が下位アドレスカウンタ７への基本クロッ
ク信号φ、タイミングＲＯＭ２での書込み内容によって
任意に決定することが可能となる。
イクルの時間が下位アドレスカウンタ７への基本クロッ
ク信号φ、タイミングＲＯＭ２での書込み内容によって
任意に決定することが可能となる。
Ｌｏｗアドレス用レジスタ５は、−Ｌｏｗアドレス信号
をＷＲＥＱとＲＲＥＱ信号で記憶し、一致検出部６に送
出する。一致検出部６は上記Ｌｏｗアドレス信号（実行
する１つ前のＬｏｗアドレス）と実行するＬｏｗアドレ
ス信号を照合し、一致したときはＲＥＱＵ信号（ロウア
ドレス一致信号）を上位アドレ入用レジスタ１に送出し
て、ページモードサイクルを指示するタイミングＲＯＭ
２は、ＲＥＱＵ−１信号の受信時にＲＡＳ−１信号がア
クティブ状態であればページモードサイクルを実行させ
るため、ＤＳＥＬ−２信号（ロウ／コラム切換信号）→
ＤＳＥＬ信号→ＳＥＬ信号をセレクタ９に送出する。な
お、ＳＥＬ信号のｌ＃ Ｈ＃、 ａｔ Ｌ”状態で、そ
れぞれＣｏｌｕｍｎアドレス、Ｌｏｖアドレス信号を選
択させる。また、ページモードサイクルの実行は。
をＷＲＥＱとＲＲＥＱ信号で記憶し、一致検出部６に送
出する。一致検出部６は上記Ｌｏｗアドレス信号（実行
する１つ前のＬｏｗアドレス）と実行するＬｏｗアドレ
ス信号を照合し、一致したときはＲＥＱＵ信号（ロウア
ドレス一致信号）を上位アドレ入用レジスタ１に送出し
て、ページモードサイクルを指示するタイミングＲＯＭ
２は、ＲＥＱＵ−１信号の受信時にＲＡＳ−１信号がア
クティブ状態であればページモードサイクルを実行させ
るため、ＤＳＥＬ−２信号（ロウ／コラム切換信号）→
ＤＳＥＬ信号→ＳＥＬ信号をセレクタ９に送出する。な
お、ＳＥＬ信号のｌ＃ Ｈ＃、 ａｔ Ｌ”状態で、そ
れぞれＣｏｌｕｍｎアドレス、Ｌｏｖアドレス信号を選
択させる。また、ページモードサイクルの実行は。
ＲＥＱＵ信号の出力がなくなる（Ｌｏｗアドレスが一致
しなくなる）、あるいはＲＥＦＲＥＱ信号が出力される
まで継続する。さらに、Ｄ−ＦＦ８はＤＳＥＬＳＥＬ信
号ミング遅延用である。
しなくなる）、あるいはＲＥＦＲＥＱ信号が出力される
まで継続する。さらに、Ｄ−ＦＦ８はＤＳＥＬＳＥＬ信
号ミング遅延用である。
リフレッシュカウンタ１０は、ＤＲＡＭ４のリフレッシ
ュ時期をカウントし、完了時にはＲＥＦＲＥＱ信号を上
位アドレス用レジスタｌとリフレッシュ・アドレスカウ
ンタ■１に送出する。上位アドレス用レジスタ１のＲＥ
Ｆ信号（ＲＥＦＲＥＱ−１と同一信号であり、リフレッ
シュセレクト信号）は、リフレッシュカウンタ１０をリ
セット（カウント停止）すると同時に、セレクタ９にリ
フレッシュアドレスを選択させる。リフレッシュ・アド
レスカウンタ１１は、上記リフレッシュアドレスである
カウント値を前記ＲＥＦＲＥＱ（３号で−ｒシンクメン
トする。
ュ時期をカウントし、完了時にはＲＥＦＲＥＱ信号を上
位アドレス用レジスタｌとリフレッシュ・アドレスカウ
ンタ■１に送出する。上位アドレス用レジスタ１のＲＥ
Ｆ信号（ＲＥＦＲＥＱ−１と同一信号であり、リフレッ
シュセレクト信号）は、リフレッシュカウンタ１０をリ
セット（カウント停止）すると同時に、セレクタ９にリ
フレッシュアドレスを選択させる。リフレッシュ・アド
レスカウンタ１１は、上記リフレッシュアドレスである
カウント値を前記ＲＥＦＲＥＱ（３号で−ｒシンクメン
トする。
一方のタイミングＲＯＭ２は、前記ＲＥＦＲＥＱ−１信
号を受信すると、最優先でリフレッシュサイクルを実行
する。なお、リフレッシュカウンタは、リフレッシュサ
イクルの終了後から再びカウントを開始する。
号を受信すると、最優先でリフレッシュサイクルを実行
する。なお、リフレッシュカウンタは、リフレッシュサ
イクルの終了後から再びカウントを開始する。
セレクタ９は、ＤＲＡＭ４に対して、各サイクルに対応
するアドレス信号を送出する。
するアドレス信号を送出する。
第２図のサイクル１は、ＲＥＦＲＥＱ信号の出力で行う
通常のリフレッシュサイクルにおける各信号の状態を示
す。サイクル２は、ＲＲＥＱ信号で行うリードサイクル
である。ただし１次サイクルにおいて、ページモードサ
イクルの実行を可能にするために、ＲＡＳ信号をサイク
ルの後半からアクティブ状態にする。サイクル３は、Ｗ
ＲＥＱ信号で行うライトサイクルであり、前記サイクル
２と同一のＬｏｗアドレスを用いるページモードサイク
ルとなっている。サイクル４は、上記サイクル３におい
て出力されたＲＥＦＲＥＱ信号によるリフレッシュサイ
クルである。サイクル５は上記サイクル４において出力
されているＲＲＥＱ信号によるリードサイクルである。
通常のリフレッシュサイクルにおける各信号の状態を示
す。サイクル２は、ＲＲＥＱ信号で行うリードサイクル
である。ただし１次サイクルにおいて、ページモードサ
イクルの実行を可能にするために、ＲＡＳ信号をサイク
ルの後半からアクティブ状態にする。サイクル３は、Ｗ
ＲＥＱ信号で行うライトサイクルであり、前記サイクル
２と同一のＬｏｗアドレスを用いるページモードサイク
ルとなっている。サイクル４は、上記サイクル３におい
て出力されたＲＥＦＲＥＱ信号によるリフレッシュサイ
クルである。サイクル５は上記サイクル４において出力
されているＲＲＥＱ信号によるリードサイクルである。
ただし、前記サイクル２と同様に、次サイクルにおいて
、ページモードサイクルの実行を可能にするために、Ｒ
ＡＳ信号をサイクルの後半からアクティブ状態にする。
、ページモードサイクルの実行を可能にするために、Ｒ
ＡＳ信号をサイクルの後半からアクティブ状態にする。
サイクル６は、ＲＲＥＱ信号によるリードサイクルであ
るが、ＲＥＱＵ−１信号が出力なし、すなわち１つ前の
サイクル（サイクル５）時のＬｏｗアドレスが使用でき
ないので、ＲＡＳ信号のインアクティブ後、Ｌｏｗアド
レスを取込んだ後、ＣＡＳ信号でＣｏｌｕｍｎアドレス
を取込むという通常のリードサイクルとなっている。サ
イクル７は上記サイクル６において出力されたＲＥＦＲ
ＥＱ信号によるリフレッシュサイクルである。
るが、ＲＥＱＵ−１信号が出力なし、すなわち１つ前の
サイクル（サイクル５）時のＬｏｗアドレスが使用でき
ないので、ＲＡＳ信号のインアクティブ後、Ｌｏｗアド
レスを取込んだ後、ＣＡＳ信号でＣｏｌｕｍｎアドレス
を取込むという通常のリードサイクルとなっている。サ
イクル７は上記サイクル６において出力されたＲＥＦＲ
ＥＱ信号によるリフレッシュサイクルである。
このように１前後サイクルにおけるＬｏｗアドレスの一
致を監視し、モードの切換えを行うことにより、ＤＲＡ
Ｍ４をページモードサイクルでアクセスすることが可能
であり、特に、例えば、ＤＭＡデータ転送のように、Ｄ
ＲＡＭ４を連続したアドレスでアクセスすることが多い
場合には、非常に短いアクセスタイムで処理することが
できる。
致を監視し、モードの切換えを行うことにより、ＤＲＡ
Ｍ４をページモードサイクルでアクセスすることが可能
であり、特に、例えば、ＤＭＡデータ転送のように、Ｄ
ＲＡＭ４を連続したアドレスでアクセスすることが多い
場合には、非常に短いアクセスタイムで処理することが
できる。
また、その他に、１）リード、ライト、リフレッシュの
各サイクルおよび上記サイクルのタイミングに応する時
間をＥＮＤ信号を用いて任意に選択することができるの
で、無駄時間のない処理動作ができる。１１）タイミン
グＲＯＭ２の出力信号でＤＲＡＭ４をコントロールして
いるので、動作速度などが異なるＤ ＲＡ Ｍ ４に対
しては、対応処置が容易である。１１１）各サイクル間
の優先順位もタイミングＲＯＭ２に書込むデータによっ
て決定することができるので、仕様変更、設計作業が容
易となる。
各サイクルおよび上記サイクルのタイミングに応する時
間をＥＮＤ信号を用いて任意に選択することができるの
で、無駄時間のない処理動作ができる。１１）タイミン
グＲＯＭ２の出力信号でＤＲＡＭ４をコントロールして
いるので、動作速度などが異なるＤ ＲＡ Ｍ ４に対
しては、対応処置が容易である。１１１）各サイクル間
の優先順位もタイミングＲＯＭ２に書込むデータによっ
て決定することができるので、仕様変更、設計作業が容
易となる。
効 果
以上説明したように、本発明によれば、Ｌｏｗアドレス
が同一である場合のり、ＲＡＭアクセスを、前後サイク
ルのＬｏｗアドレスを比較し、一致時にはページモード
サイクルで実行させるので、特殊な回路部品を用いるこ
となく、ＤＲＡＭに対するアクセス時間は短縮され、か
つプロセッサの処理能力は向上する。
が同一である場合のり、ＲＡＭアクセスを、前後サイク
ルのＬｏｗアドレスを比較し、一致時にはページモード
サイクルで実行させるので、特殊な回路部品を用いるこ
となく、ＤＲＡＭに対するアクセス時間は短縮され、か
つプロセッサの処理能力は向上する。
第１図は本発明の一実施例を示すＤＲＡＭ制御装置の構
成図、第２図は第１図の動作の例を示すタイムチャート
である。 ｌ：上記アドレス用レジスタ、２；タイミングＲＯＭ、
３：レジスタ、４ ： ＤＲＡＭ、５ ： Ｌｏｗアド
レス用レジスタ、６：一致検出部、７：下位アドレスカ
ウンタ、８：フリッププロップ、９：セレクタ、ｌＯ：
リフレッシュカウンタ、１１：リフレッシュ・アドレス
カウンタ。
成図、第２図は第１図の動作の例を示すタイムチャート
である。 ｌ：上記アドレス用レジスタ、２；タイミングＲＯＭ、
３：レジスタ、４ ： ＤＲＡＭ、５ ： Ｌｏｗアド
レス用レジスタ、６：一致検出部、７：下位アドレスカ
ウンタ、８：フリッププロップ、９：セレクタ、ｌＯ：
リフレッシュカウンタ、１１：リフレッシュ・アドレス
カウンタ。
Claims (3)
- （１）ダイナミックＲＡＭに対するリード、ライト、リ
フレッシュの各動作を制御するダイナミックＲＡＭ制御
装置において、上記ダイナミックＲＡＭに送出するＬｏ
ｗアドレスと１サイクル前のＬｏｗアドレスの一致を検
出する一致検出手段を備え、該手段が一致の状態時で、
かつリフレッシュサイクル以外のときは、上記リードお
よびライトの動作をページモードサイクルで実行させる
ことを特徴とするダイナミックＲＡＭ制御方式。 - （２）ダイナミックＲＡＭに対するリード、ライト、リ
フレッシュの各動作を制御するダイナミックＲＡＭ制御
装置において、上記ダイナミックＲＡＭに送出するＬｏ
ｗアドレスと１サイクル前のＬｏｗアドレスの一致を検
出する一致検出手段と、計時を行うカウント手段と、上
記両手段の出力を入力アドレスとして上記各動作に対す
るタイミング内容を記憶させる格納手段を備え、上記各
動作のアクセス時間を決めるために、上記格納手段の出
力で上記カウント手段を制御することを特徴とするダイ
ナミックＲＡＭ制御方式。 - （３）ダイナミックＲＡＭに対するリード、ライト、リ
フレッシュの各動作を制御するダイナミックＲＡＭ制御
装置において、上記ダイナミックＲＡＭに送出するＬｏ
ｗアドレスと１サイクル前のＬｏｗアドレスの一致を検
出する一致検出手段と、計時を行うカウント手段と、上
記両手段の出力を入力アドレスとして上記各動作に対す
るタイミング内容を記憶させる格納手段を備え、上記各
動作を優先順で実行するために、上記格納手段の出力を
入力アドレスに使用することを特徴とするダイナミック
ＲＡＭ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219475A JPS6199996A (ja) | 1984-10-19 | 1984-10-19 | ダイナミツクｒａｍ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219475A JPS6199996A (ja) | 1984-10-19 | 1984-10-19 | ダイナミツクｒａｍ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6199996A true JPS6199996A (ja) | 1986-05-19 |
Family
ID=16736014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59219475A Pending JPS6199996A (ja) | 1984-10-19 | 1984-10-19 | ダイナミツクｒａｍ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6199996A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62149099A (ja) * | 1985-12-23 | 1987-07-03 | Toshiba Corp | メモリアクセス制御回路 |
| US5715421A (en) * | 1992-10-16 | 1998-02-03 | Seiko Epson Corporation | Apparatus and method of addressing paged mode memory including adjacent page precharging |
-
1984
- 1984-10-19 JP JP59219475A patent/JPS6199996A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62149099A (ja) * | 1985-12-23 | 1987-07-03 | Toshiba Corp | メモリアクセス制御回路 |
| US5715421A (en) * | 1992-10-16 | 1998-02-03 | Seiko Epson Corporation | Apparatus and method of addressing paged mode memory including adjacent page precharging |
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