JPH0479022B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はCPUのプログラムの介在なしにメモ
リと入出力デバイスとの間でデータ転送を行なう
データ処理装置に関するもので、特に応答速度の
遅い入出力デバイスとの間でデータ転送を行なう
データ処理装置に関するものである。

（従来の技術） 従来この種の装置は第３図のような構成から知
られている。Ｉ／Ｏデバイス４はデータ転送を行
なう場合DMA要求信号１６をアクテイブにし、
DMAコントローラ２にデータ転送を要求する。
要求を受けたDAMコントローラ２は信
号１５をアクテイブにしてCPUを一時停止させ、
転送を行なうためのバスサイクルを要求する。
CPUは、この要求は従つて現在実行中のバスサ
イクルの終了後にその動作を一時中断しバスをあ
けわたすと同時に、信号１４をアクテ
イブとする。信号１４がアクテイブと
なると、これによりバスドライバ５はすべて禁止
状態となり、そのかわりにバスドライバ６が選択
状態となる。BUSACK信号１４を受けたDMA
コントローラはDMAサイクルに入り、メモリ制
御信号１２をアクテイブにしてメモリ３をアクセ
スする。この際、DMAコントローラはメモリに
対するアドレスをアドレスバス１０に出力する。
メモリより読み出されたデータバス１１上に出力
され、そのデータが確定するとDMAコントロー
ラはＩ／Ｏデバイス４はＩ／Ｏ制御信号１３をア
クテイブにすることによつてデータのライト行な
うとする。この時、Ｉ／Ｏデバイスの応答速度が
遅い場合は、Ｉ／Ｏデバイス４はDMAコントロ
ーラに対してWAITRQ信号１７を出力し、その
DMAバスサイクルを延長する。本バスサイクル
のタイミングを第４図に示す。

（解決すべき問題点） 本従来構成においてはＩ／Ｏデバイスの応答速
度が遅い場合、ライトアクセスに必要な時間
WAITRQ信号をアクテイブにしてDMAバスサ
イクルを延長する必要があり、延長されたDMA
バスサイクルの間さらにCPUの停止時間も延長
され、CPUのプログラム実行のパフオーマンス
を低下のまねくという欠点を有していた。

第４図のタイミングチヤートにより、本来の
DMAバスサイクルは５クロツクで終了されるは
ずであつたが、Ｉ／Ｏデバイスに対するライトア
クセスが２クロツクで終了できずにらに２クロツ
クのWAITサイルルが挿入されたことが理解さ
れよう。

このことは、DMA転送における転送先のＩ／
Ｏデバイスは、このDMA転送によるデータ転送
だけでなく、通常のCPUのプログラム実行によ
るＩ／Ｏアクセスも競合して発生することを前提
としている。したがつてDMA転送におけるCPU
のオーバーヘツドは、従来例においてはメモリア
クセスに引き続いてまたは、オーバーラツプして
Ｉ／Ｏアクセスが発生する。その結果、この両者
の合計時間の間、CPUのプログラムの実行が中
断される。

一般に、メモリアクセスは、そのシステムの性
能を左右するために最適化されているのが常であ
るが、Ｉ／Ｏデバイスにおいては外部とのインタ
ーフエイス条件により、必ずしも内部システムの
性能にマツチしたものではなく、遅いものが存在
するケースが多い。

そこで、本発明ではDMAのオーバーヘツドを
メモリアクセスのみとし、Ｉ／Ｏアクセスのタイ
ミングはCPUが当該Ｉ／Ｏデバイスをアクセス
しない期間を予測して実行しようとするもので、
DMA転送時のＩ／Ｏアクセスによるオーバーヘ
ツドを転減することを目的としている。

（問題点を解決するための手段） 本発明はメモリからリードされたデータをデー
タラツチに一時ラツチしておき、DMAバスサイ
クルをWAITサイクルを挿入することなしに終
了させ、Ｉ／Ｏデバイスに対してのライト動作は
データラツチより行なうことにより、CPUの命
令実行パフオーマンスを低下させることなしに
DMA転送が行なえるようにしたものである。

また本発明は、CPUからＩ／Ｏデバイスに対
するアクセスを優先して実行し、DMA転送によ
るデータを後から書き込み、CPUをDMA転送に
よりデイスターブすることを極力なくすようにし
たものである。

いいかえれば、DMA転送によりメモリから読
み出されたデータは、次のDMA転送が起動され
るまでの間に、Ｉ／Ｏデバイスに書き込めばよい
から、その時間的余裕のあるうちは、CPUによ
るすべてのアクセスを優先してよいことになる。

したがつて本発明では、、DMAのＩ／Ｏ転送
によるオーバヘツドを極力なくすべく、CPUア
クセスを優先するよう構成したものである。

（実施例） 次に図面に基づいて、本発明の一実施例を詳細
に説明する。第１図は本発明の一実施例の構成図
である。Ｉ／Ｏデバイス４はデータ転送を行なう
場合DMA要求信号１６をアクテイブにし、
DMAコントローラ２にデータ転送を要求する。
要求を受けたDMAコントローラ２はBUSRQ信
号１５をアクテイブにしてCPUを一時停止させ、
転送を行なうためのバスサイクルを要求する。
CPUはこの要求に従つて現在実行中のバスサイ
クルの終了後にその動作を一時中断し、バスをあ
けわたすと同時にBUSACK信号１４をアクテイ
ブとする。BUSACK信号がアクテイブとなる
と、バスドライバ５はすべて禁止状態となる。か
わりにバスドライバ６が選択状態となる。
BUSACK信号１４を受けたDMAコントローラ
２はDMAサイルルに入り、メモリ制御信号１２
をアクテイブにしてメモリ３をアクセスする。こ
の際、DMAコントローラはメモリに対するアド
レスをアドレスバス１０に出力する。メモリより
読み出されたデータは、データラツチ８にメモリ
制御信号１２の後縁でラツチされる。DMAコン
トローラ２には、WAIT要求信号が入力されて
おらず、DMAコントローラ２はメモリ１２を出
力した後Ｉ／Ｏ制後信号１３を出力してDMAバ
スサイクルを終了する。この際出力されるＪ／Ｏ
制御信号はバスドライバ９により禁止されてお
り、Ｉ／Ｏデバイス４には入力されない。

一方タイミング検出回路１００はDMAバスサ
イクルが終了した後CPUのＩ／Ｏ制御信号２４
及びメモリ制御信号２３をモニタし、CPUが
Ｉ／Ｏデバイス４をデータ転送に必要な時間以上
アクセスしないタイミングすなわち、データラツ
チ８からＩ／Ｏデバイス４に対してデータ転送を
行なうにたる時間いいかえれば、CPUがＩ／Ｏ
デバイス４をアクセスしないと予測された時点を
検出してＩ／Ｏライト信号発生回路１１０に対す
るトリガ信号２２を出力する。ここでは、上述の
ようにメモリ制御信号２３とＩ／Ｏ制御信号２４
をタイミング検出回路１００にモニタすることに
より、メモリサイクルの開始時点が検出され、少
なくともそれ以降のメモリ・アクセス・サイクル
が完了するまでの間は、Ｉ／Ｏサイクルが発生し
ないことが予測されている。したがつて、このメ
モリサイクルの開始時点が検出し得るひとつのタ
イミング（時点）ということができる。

ここで、検出し得るタイミング（時点）の他の
例としては、実施例図面には示していないが、例
えばＩ／Ｏデバイス４が複数個存在するようなシ
ステムの場合が挙げられる。この場合、アドレス
バス１０のアドレス信号とＩ／Ｏ制御信号２４と
をモニタすることにより、ある特定のＩ／Ｏデバ
イスとは異なる他のＩ／Ｏデバイスに対するＩ／
Ｏアクセスサイクルの開始時点を検出すれば、少
なくともそれ以降の、このＩ／Ｏサイクルが終了
してさらに次の命令フエツチサイクルが完了する
までの間は、ある特定のＩ／Ｏデバイスに対する
Ｉ／Ｏサイクルが発生しないという予測が可能で
ある。

また、データバス１１からの情報をも取り込め
ば、より細かい予測も可能である。

いずれにしても、上述のサイクルの開始時点
は、CPUが出力するメモリ制御信号２３とＩ／
Ｏ制御信号２４とクロツク信号１８とを用いるこ
とによつて検出される。Ｉ／Ｏライト信号発生回
路１１０は前記トリガ信号を受けると、バスの切
換信号２１を出力してラツチ８の出力をイネーブ
ルにする。さらにバスドライバ９を禁止する。こ
れにより、前記DMAサイクル中にデータラツチ
８にラツチされていた転送データがＩ／Ｏデバイ
ス４のデータ入力に供給される。その後、Ｉ／Ｏ
ライト信号発生回路１１０はＩ／Ｏデバイス４に
対してＩ／Ｏライト信号２０を出力し、転送デー
タをＩ／Ｏデパイスに書き込む。このライトサイ
クル時にはすでにDMAサイクルは終了してお
り、CPUの停止期間を延長することなしにDMA
転送が行なわれる。

（発明の効果） 以上説明したように、メモリと転送先のＩ／Ｏ
デバイスとの間にデータラツチを設けることによ
り、応答速度の遅いＩ／Ｏデバイスとの間の
DMA転送においてもDMAバスサイクル中に
WAITバスサイクルを挿入する必要なしにDMA
転送が行なえ、CPUの命令実行パフオーマンス
の低下を招かないという利点がある。

また、本発明によれば、CPUからＩ／Ｏデバ
イスに対するアクセスを優先して実行し、DMA
転送によるデータを後から書き込むから、CPU
をDMA転送によりデイスターブすることを極力
なくすことができる。

そして、DMA転送によりメモリから読み出さ
れたデータは、次のDMA転送が起動されるまで
の間にＩ／Ｏデバイスに書き込めばよいから、そ
の時間的余裕のあるうちは、CPUにするすべて
のアクセスを優先させることが可能となり、本発
明ではDMAのＩ／Ｏ転送によるオーバーヘツド
を極力なくすことできる。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例のブロ
ツク図及びタイミングチヤート、第３図および第
４図は従来のブロツク図およびタイミングチヤー
トである。 １……CPU、２……DMAコントローラ、３…
…メモリ、４……Ｉ／Ｏデバイス、５……バスド
ライバ（CPU側）、６……バスドライバ（DMA
コントローラ側）、７……クロツクジエネレータ、
８……データラツチ、９……バスドライバ（Ｉ／
Ｏデバイス側）、１００……タイミング検出回路
（トリガ信号を発生する手段）、１１０……Ｉ／Ｏ
ライト信号発生回路（書き込み信号を発生する手
段）、１０……アドレスバス、１１……データバ
ス、１２……メモリ制御信号、１３……Ｉ／Ｏ制
御信号、１４……バスアクノリツジ信号、１５…
…バスリクエスト信号、１６……DMA要求信
号、１７……ウエイト要求信号、１８……クロツ
ク、１９……データラツチ出力データバス、２０
……Ｉ／Ｏデバイスライト信号、２１……バス切
換信号、２２……トリガ信号、２３……CPUの
メモリ制御信号、２４……CPUのＩ／Ｏ制御信
号。

Claims (1)

1. 【特許請求の範囲】 １ CPUと、このCPUの指令の下に、DMAによ
   つてメモリとＩ／Ｏデバイスとの間でデータ転送
   を行なうデータ処理装置において、 前記DMAを行なうためのDMAコントローラ
   と、 このDMAコントローラのメモリ読み出し信号
   によつて前記メモリをアクセスするアクセス手段
   と、 前記メモリから読み出されたデータを一時ラツ
   チするラツチ手段と、 前記CPUの動作クロツク信号を含むCPUから
   出力される制御信号あるいはバス信号の内１つも
   しくは複数の信号により、CPUの実行中あるい
   は次の実行の命令サイクル及びバスサイクルを判
   別するサイクル判別手段と、 このサイクル判別手段で判別された命令サイク
   ルあるいはバスサイクルの実行時の所要クロツク
   数を計数するクロツク計数手段と、 前記サイクル判別手段で判別された命令サイク
   ルあるいはバスサイクルが前記Ｉ／Ｏデバイスを
   アクセスするか否かを識別する識別手段と、 この識別手段で識別及び前記クロツク計数手段
   で計数された命令サイクルあるいはバスサイクル
   から前記Ｉ／Ｏデバイスをアクセスしないバスサ
   イクルの連続したクロツク数を算出する算出手段
   と、 この算出手段で算出されたクロツク数の期間に
   前記Ｉ／Ｏデバイスヘデータ転送をする時間が存
   在するか否かを判断し、かつ前記Ｉ／Ｏデバイス
   へデータ転送をする時間が存在する場合に、前記
   ラツチ手段から前記Ｉ／Ｏデバイスヘデータ転送
   を行なうためのトリガ信号を発生するトリガ信号
   発生手段と、 このトリガ信号を受けて前記Ｉ／Ｏデバイスの
   データバスを前記ラツチ手段の出力に切り換える
   とともに、前記Ｉ／Ｏデバイスに対して書き込み
   信号を発生させるための書き込み信号発生手段と
   を具備したことを特徴とするデータ処理装置。