JPS5847050B2 - 入出力割込みシステム - Google Patents

Description

【発明の詳細な説明】 本発明は一般にデータ処理システムに関し、より具体的
には汎用データ処理システム上で動作するリアルタイム
装置に関連した入出力制御に関する。

少なくとも２つの型の入出力（Ｉｌｏ）動作が先行技術
で知られている。

第１の型の１１０動作では１１０プログラムが計算機内
で実行され、計算機は１１０装置のアドレッシングの段
階を経て、アドレスされた１１０装置にデータの送出も
しくは受取りを命じるコマンドを送り、そして１１０装
置からいくつかのデータのバイトを受取るか又は１１０
装置へデータを送り出す。

普通１つの１１０装置選択の間に転送されるデータの量
は、サービスを要求している他の転送装置からの割込み
要求をチャネルが長時間の遅延なしに受付ける事ができ
るように少量に保たれる。

プログラム制御１１０データ転送の間データはＣＰＵを
経て、ＣＰＵによってメモリ中に蓄積される。

リアルタイム装置は、受は取ったデータに計算機が即時
アクセスしてもよいように、しばしばプログラム制御さ
れる１１０データ転送方法を使用する。

この即時アクセスによって即時に応答計算しリアルタイ
ム装置に伝送する事ができるようになる。

ディスク・メモリ及びテープ装置等の非リアルタイム装
置は時々、装置によってバースト・モードの動作を開始
する「装置開始バースト・モート」と呼ばれる態様にお
いてより効率的に動作できる。

装置開始データ転送は、装置から計算機に送られるサイ
クル・ステイール（以下Ｃ８と略記する）要求信号等の
信号によって開始する。

この時計算機は現在実行中の命令の終了後命令実行を中
断する。

命令実行が中断されると、計算機はデージ−・チェイン
・シーケンスの形に接続されている全テの１１０装置に
Ｃ８許可の応答を送る。

もし２つの装置が同時にサービスを要求するならば、そ
の両者がＣ８要求信号を出すであろうが高い優先順位を
持つ装置が最初にＣ８許可信号を受は取るであろう。

この装置は下位の優先順位を持つ装置への信号の伝搬を
禁止し得る。

Ｃ８許可信号を受は取ると、ディスク制御論理はデータ
、バスにポート識別アドレス、データの授受をすべき装
置を識別するコマンドそしてその後アドレスやコマンド
の情報を間にはさまずにデータ・バイトの１つの連続し
たバーストを送り出す事ができる。

ＣＳモードにおいて、データはＣＰＵ自体を通過せず、
１１０チヤネルの選択されたポートの中のインデクシフ
グ・アドレス・カウンタの制御の下に連続したメモリ・
アドレスに直接移される。

アドレス・カウンタに加えて各ポートは関連するバース
ト・モード装置中にデータ転送の長さを保持しているバ
イト・カウンタを有する。

各バイトが転送される毎にそのカウントは減計数される
。

そのカウントがゼロになると、データ転送は完了しバー
スト・モード装置はメツセージ終結信号を発生する。

各ポートのアドレス・カウンタ及びバイト・カウンタは
バースト・データ転送の開始に先立って、プログラムさ
れた命令によってロードされる。

もし１１０チヤネルがメモリよりも低速ならば、チャネ
ルによって転送されるデータに妨害を与えずに計算機が
メモリにアクセスできるタイム・スロットが利用できる
かもしれない。

しかしＣＰＵがそのようにメモリにアクセスできるとし
ても、ＣＰＵはデータの全バーストが伝送されてしまう
まではリアルタイム装置にサービスするためのプログラ
ム制御１１０動作を実行する事ができない。

データのバーストはおそらく２５６バイト又は１０２４
バイトの単一ブロックから構成されているため、かなり
長い伝送時間を必要としリアルタイム装置に関して長過
ぎる応答時間を招くであろう。

バーストを一連の短かいバーストに分けると、リアルタ
イム装置への十分なサービスが可能になるが、その時は
Ｃ８要求−Ｃ８許可のシーケンスがずっと頻繁に反復さ
れなげればならないのでバースト・モードの効率に重大
な打撃を与えるであろう。

この問題に対する部分的な解決法が先行技術で提案され
ている。

それによれば装置開始データ転送の可能な高い優先順位
の装置がより低い優先順位の装置によるデータ転送をバ
ーストの途中で中断しそれ自身のポート・アドレス・コ
マンド及び／又はデータ・シーケンスを置き換える事が
許される。

より低い優先順位の装置はより高い優先順位の装置によ
る伝送が完了した時自分のバーストの伝送を再開する。

上記の解決法は不完全である。というのはリアルタイム
装置がデータをメモリに送る事ができるとしても、全て
のより低い優先順位の伝送及び中断されたバーストが完
了してしまうまで、応答を受は取る方法がないからであ
る。

その時までチャネル・インターフェイスはＣＰＵによる
プログラム制御１１０動作を利用できない。

さらにプログラム制御１１０割込みがバースト。

モードのチャネル動作の間禁止されているので、ＣＰＵ
はメモリ中にリアルタイム・データのある事を知らない
かもしれない。

従って本発明の主な目的は、共通の１１０インターフエ
イス上で装置開始バースト・モード装置と共に動作する
リアルタイム装置のサービス要求を満たすのに特に適し
た改良されたデータ転送装置を与える事である。

本発明のさらに具体的な目的は、１１０インターフエイ
スの制御がある装置から別の装置によって取り上げられ
ＣＰＵに委任されるような改良されたバースト伝送開放
機構を与える事である。

本発明のこれら諸目的はＣＰＵへの制御の委任を表示す
るための付加的信号路を設ける事によって達成される。

さらに計算機内に、上記信号路上の委任信号に応答して
１１０インターンエイスの制御を装置開始チャネル・モ
ードからＣＰＵに切り換え、リアルタイム装置からの割
込み信号の受付に備えるための装置が設けられる。

第１図で、メモリ１３、多重割込みレベルＣＰＵ１５及
びインチグレートされた１１０チヤネル１Ｔを含む計算
機１１並びにリアルタイム装置５１、バースト型装置５
３、他の装置５５が共通１１０バス１９に接続されてい
る。

共通バス１９はＣＳ／Ｐ Ｉ Ｏ（サイクル・ステシー
ル／プログラム制御１１０）インターフェイス２１及び
本発明の付加的信号線を含む。

インターフェイス２１は例えば２バイトのデータをパリ
ティと一緒に同時並列伝送するための１６本のデータ・
ワイヤと２本のパリティ・ワイヤを含む。

又インターフェイス２１は同期タグ線も含むであろう。

これらのタグ線はデータ・ワイヤ上の情報がアドレスか
コマンドか又はデータかを表示し、それらは例えばＴＡ
、ＴＣ及びＴＤと表わされる。

例えばＴＡはデータ・ワイヤ上の情報がアドレスである
事を表わし、又ＴＣ及びＴＤは各々その情報がコマンド
又はデータである事を表わす。

上記の信号線は１つのインターフェイス・ケーフル２１
として示されており、当業者に周知である。

付加的な信号線２３及び２５は装置開始バースト・モー
ド伝送に関する。

Ｃ８要求線２３は任意のバースト型装置（これはリアル
タイム装置でもあるかもしれない）によって付勢され得
る。

Ｃ８要求線２３はＡＮＤゲート１０１への入力であり、
該ゲートの出力はフリップフロップ１０３をセットする
。

セットされたフリップフロップ１０３は１１０チヤネル
１７に装置開始バースト・モード・データ転送が要求さ
れている事を知らせる。

ＣＰＵ１５が進行中の命令サイクルの実行を完了すると
、メモリ１３の制御は１１０チヤネル１７に移され、Ｃ
８許可信号が信号線２５を優先順位に従って接続された
デージ−・チェイン中の１１０装置を経て伝搬してゆく
。

又フリップフロップ１０３からのバースト・モード出力
信号は反転器１０５で反転されプログラム制御１１０動
作可能化信号がＣＰＵ１５に行かないようになり、それ
によってバースト・モード動作と相入れないプログラム
制御１１０動作をＣＰＵＩ ５が実行する事が禁止され
る。

バースト・モード動作を停止しプログラム制御１１０動
作を再開するために命令優先順位要求信号をリアルタイ
ム装置５１が発生する事ができる。

説明を簡単にするために、命令優先順位要求信号は計算
機１１に送られそこで増幅器１０７によって増幅され線
３１上の開放信号としてバースト・モード装置に送られ
るように図示されている。

電気的な駆動能力が充分であれば命令優先順位要求信号
は計算機内の増幅器１０７で前もって増幅せずにバース
ト・モード装置に直接送る事もできるであろう。

バースト・モード装置へ送られるのに加えて命令優先順
位要求信号は反転器１０９で反転されＡＮＤゲート１０
１の第２の入力に加えられる。

そしてフリップフロップ１０３がバースト・モード装置
によってセットされる事を阻止する。

その後後述するチェイン終結信号によってフリップフロ
ップ１０３がリセットされる。

リアルタイム装置が命令優先順位要求信号を発生した事
に応答して、データ転送バーストの最中にあるかもしれ
ないバースト・モード装置５３は線３３にチェイン終結
信号を発生し、データ転送を終端させる。

チェイン終結信号はラッチ１０３をリセットし、反転器
１０５０作用でＣＰＵ１５によるプログラム制御１１０
動作を可能化する。

プログラム制御１１０モードへの復帰と共に、リアルタ
イム装置は線２９に割込み要求信号を送り、割込みレベ
ル優先順位論理１１１がＣＰＵ１５にプログラム匍ｍ１
１０サービスをリアルタイム装置５１が要求している事
を示す事を可能にする。

論理１１１への他の入力は別の１１０装置からの割込み
要求信号を受は取る信号線である。

傍らの数字は優先順位を表わしている。

ＣＰＵへ至る線１１２は割込み要求、線１１３は割込み
レベルを伝える。

第２図を参照すると、リアルタイム装置内の論理回路が
示されている。

フリップフロップ２０１０セツト入力はリアルタイムの
プロセッサの介入の必要性を示す電圧比較器、リレー等
のリアルタイム事象検出器の出力に接続される。

セットされたフリップフロップ２０１は前述の命令優先
順位要求信号を発生する。

即時のプログラム制御１１０サービスを要求すると共に
、リアルタイム装置は又フリップフロップ２０３を経て
割込みレベル優先順位論理１１１へ割込み要求を送る。

ＣＰＵ１５への現実の割込みは、ＣＰＵ１５が１１０バ
ス１９のプログラム制御１１０制御を取戻す時にＣＰＵ
１５の内部割込み回路へ与えられる。

各フリップフロップ２０１及び２０３はＣＰＵ１５から
のプログラムされた１１０コマンドによってリセットさ
れる。

このコマンドは周知のコマンド解読回路によって解読さ
れリセット信号線２０５及び２０７に加えられる。

第３図を参照すると、ディスク又はテープ装置等の中断
可能バースト型１１０装置内に付加され又は変更される
本発明の付加的回路が示されている。

中断可能バースト型装置ではバッファあるいは他のオー
バーラン不可能な装置が考慮されるべきである。

データのバースト・モード転送は読取り動作中にバッフ
ァが一杯になるか又は書込み動作中にバッファが空にな
るような状態によって開始される。

バッファが一杯又はバッファが空の動作はラッチ３０１
をセットするサービス要求として認識される。

セットされたラッチ３０１はＡＮＤゲート３０３からＣ
Ｓ要求信号を線２３上に伝搬させる。

というのはこの状態において活動ラッチ３０５がまだセ
ットされておらず従って反転器３０７がＡＮＤゲート３
０３０入力条件を満足するからである。

Ｃ３要求信号を発生すると、やがてＣ８許可信号が生じ
ＡＮＤゲート３０９を経て活動ラッチ３０５をセットす
る。

ＡＮＤゲート３０９０入力はラッチ３０１及びＣ８許可
入力線２５に接続されている。

サービス要求ラッチ３０１がセットされているので、Ａ
ＮＤゲート３１３に出力が接続された反転器３１１は遅
延回路３５０で遅延したＣ８許可信号がバス１９上の次
に低い優先順位の装置へ伝搬するのを阻止する。

ラッチ３０５の出力はＡＮＤゲート３１５及び３１７並
びに反転器３０７に接続される。

さらにラッチ３０５の出力はラッチ３２３，３２５及び
３２７のリセット入力にも接続される。

ＡＮＤゲ−）３１５は出力がＯＲ，ゲート３２９に接続
される。

又ＯＲゲート３２９の出力はＡＮＤゲート３１９．３３
１及び３３３並びに反転器３２１に接続される。

ＡＮＤゲート３１７も同様にＯＲゲート３２９に接続さ
れる。

ＡＮＤゲート３１５の出力は１１０チヤネル１７にバー
スト装置チャネル・ポート番号を識別する制御情報を転
送するための＊＋ａレジスタ・ゲート（図示せず）に接
続される。

一方ＡＮＤゲート３１７はデータ・レジスタ・ゲート（
図示せず）に接続されバッファ（あるいはオーバーラン
不可能１１０装置）とメモリ１３との間でデータ・タグ
信号ＴＤ時にデータを転送させる。

各データ転送に伴ってＡＮＤゲート３３３によって有効
タグ線に有効信号が発生する。

ＡＮＤゲート３３３０入力はサービス要求ラッチ３０１
及びＯＲゲート３２９に接続される。

普通バイト。カウンタの計数値がゼロに等しくなる事に
よって、メツセージ終結が検出されると、ラッチ３０１
がリセットされ一方ＯＲゲート３３５が条件材げられＡ
ＮＤゲート３３１を経てチェイン終結出力信号を与える
。

チェイン終結信号は１１０チヤネル１７にバースト・デ
ータ転送が完了した事を知らせる。

ＯＲアゲ１−３３５へのもう一つの入力は解放ラッチ３
２５からの信号である。

このラッチ３２５はＡＮＤゲート３１９によってセット
され、又ＡＮＤゲート３１９はフリップフロップ３２３
によって同期化される。

ＡＮＤゲート３３７０１人力は以前に増幅された命令優
先順位要求信号であると説明した解放信号である。

該信号は反転器３２１の出力信号と共に２つのＴＤ倍信
号間に解放同期ラッチ３２３をセットし得る。

次のＴＤ倍信号ラッチ３２５をセットする。

セットされた解放ラッチ３２５は、ＡＮＤゲート３３１
を付勢し通常のメツセージ終結条件に至っていなくても
チェイン終結信号を線３３に発生させる。

前述のようにチェイン終結信号は計算機１１のラッチ１
０３をリセットし、それによってバースト・モード動作
を終端させプログラム制御１１０動作を可能にする。

又チェイン終結信号はフィードバックされラッチ３２７
をセットする。

ラッチ３２７は反転器３４１と共にＡＮＤゲート３３９
を付勢し、ＡＮＤゲート３３９はデータ転送タグ信号Ｔ
Ｄが除去されると即座に活動ラッチ３０５をリセットす
る。

ラッチ３０５がリセットされるとＡＮＤゲート３１５，
３１７がそれ以上にデータを送る事を禁止されそれによ
ってＣＰＵ１５によるバス１９の使用を自由にする。

以上本発明の良好な実施例の動作を説明する。

バースト・モード動作が開始し得る以前にＣＰＵ１５は
使用する各ポートのアドレス・カウンタ及びバイト・カ
ウンタをロードしなげればならない。

アドレス・カウンタには、各ポートを通じてバースト・
データ転送が行われるべきメモリ１３中のメモリのブロ
ックの開始アドレスがロードされる。

同様にプログラム制御１１０動作はチャネル・ポート番
号及びブロック・サイズ・カウントを各バースト・モー
ド装置中のバイト・カウンタにロードする。

その後バースト・モード装置中のバッファが書込みの時
空に又は読取りの時一杯になると、バースト・モード装
置内でサービス要求が生じデータ転送を求めるＣ８要求
信号を発生させる。

このＣ８要求信号はバースト・モード・ラッチ１０３を
セットし、その結果１１０チヤネル１７がＣ８許可信号
を発生する。

第３図を参照するとＣ８許可信号をＡＮＤゲート３１５
が受は取る時、バースト・モード装置を識別し且つ使用
すべきチャネル・ポートの番号を含む制御ワードがＡＮ
Ｄゲート３３３の発生する有効タグ信号と共にデータ・
バスにゲート・アウトされる。

第１図の１１０チヤネル１７は、転送に関係するメモリ
・アドレスを含むアドレス・カウンタを識別するために
ポート番号を使う。

その後ＴＤデータ・タイミング、パルスの連続的なシー
ケンスが発生する。

各パルスには１１０バス１９のデータ・ワイヤ上の２バ
イトのデータが伴う。

各ＴＤ信号は第３図のＡＮＤゲート３１７を制御し、デ
ータをバースト・モード装置５３へ出入りさせ且つデー
タ・カウンタを増訂数させる。

バッファが読取り動作中に空になるか又は書込み動作中
に一杯になる時、メツセージ終結信号が生じ、サービス
要求ラッチ３０１をリセットしＯＲゲート３３５及びＡ
ＮＤゲート３３１を経てチェイン終結信号を発生させる
。

以上の説明は中断なしに１つのデータのバーストを送る
場合の説明である。

リアルタイム装置５１がサービスを要求する時第２図の
ラッチ２０１及び２０３は装置内でリアルタイム事象を
検出する事によってセットされる。

ラッチ２０１及び２０３は各々バス１９の線２７及び２
９に命令優先順位要求信号及び割込み要求信号を発生す
る。

命令優先順位要求信号は反転器１０９で反転されＡＮＤ
ゲート１０１を禁止する。

それによってもしまだセットされていなげればバースト
・モード・ラッチ１０３０セツトを禁止スる。

もしラッチ１０３が既にセットされていた場合は、ラッ
チ１０３はバースト・モード装置からのチェイン終結信
号によってリセットされる。

第４図を参照すると、プログラム制御１１０シーケンス
にバースト・モードのデータ転送の実行を中断させる命
令優先順位要求のシーケンスが示されている。

最初の波形に示されるようにリアルタイム装置が最初サ
ービスを要求する時命令優先順位要求信号４０１が非同
期的に上昇する。

命令優先順位要求信号が上昇すると、ＴＤパルスの立ち
下がる時に解放入力がＡＮＤゲート３３７を経て解放同
期ラッチ３２３をセットする。

セットされたラッチ３２３は次のＴＤパルスの立ち上が
りの時解放ラッチ３２５をセットする。

解放ラッチ３２５の出力はＯＲゲート３３５及びＡＮＤ
ゲート３３１を経てチェイン終結信号を発生させる。

ＡＮＤゲート３３１からのチェイン終結信号はラッチ３
２７をセットさせ、該ラッチ３２７はチェイン終結信号
がＴＤ信号と共に下降する該活動ラッチ３０５をリセッ
トする。

活動ラッチ３０５がリセットされると、反転器３０７が
セット状態のサービス要求レジスタ３０１と協働してｃ
ｓ要求信号４０５を発生させる事を可能にする。

信号４０５は引き続くプログラム制御１１０シーケンス
の間持続しその後バースト・データ転送を再開させる。

バースト・データ転送は、プログラムされた１１０命令
がフリップフロップ２０１をリセットしそれによって命
令優先順位要求信号４０７を取り去り１１０チヤネル１
７がＣ８許可信号４０９を発生するのを許す時に、再開
される。

Ｃ８許可信号はＡＮＤゲート３０９でサービス要求ラッ
チ３０１の出力との論理積を取られ、再び活動ラッチ３
０５をセットする。

セットされた活動ラッチ３０５はＣ８許可入力信号と共
に、使用すべきポートを識別する制御ワード４１１を再
びデータ線上にゲート・アウトさせる。

制御ワードが１１０チヤネル１７で受は取られると、１
１０チヤネルはＣ８許可信号を落とし、データ・タイミ
ング・パルスＴＤの伝送を始める。

信号ＴＤは転送される各データ・バイト４１３に付属す
る。

本発明はインチグレートされたチャネルを含む良好な実
施例に関して説明して来たが、本発明の範囲及びその精
神から逸脱する事なしに、セパレートな１１０チヤネル
の使用及び並列サイクル・スティール許可優先順位決定
論理の置き換えを含む種々の形式上の及び詳細な点の変
更が可能である。

【図面の簡単な説明】

第１図は１１０バスで接続された１１０装置及び計算機
並びに計算機内の本発明の論理回路を示すブロック図、
第２面はリアルタイム装置内の本発明の論理回路を示す
図、第３図はバースト型装層内の本発明の論理回路を示
す図、第４図は中断されたバースト■１０動作中のプロ
グラム制御１１０動作を示すタイミング図である。 １１・・・・・・計算機、１３・・間メモリ、１５・・
・・・・ＣＰＵ、１７・・・・・・１１０チヤネル、５
１・・・・・・リアルタイム装置、５３・・曲バースト
型装置。

Claims (1)

【特許請求の範囲】
1. １ プログラム制御入出力モードで動作しうる第１装置
   及び装置開始バースト・モードで動作しうる第２装置の
   入出力動作を制御する処理装置を含むデータ処理システ
   ムにおいて上記第１装置にプログラム制御入出カサ−ビ
   スを行わせるために上記第２装置のバースト・モード動
   作に入出力割込みをかげるシステムにして、上記第１装
   置に設けられプログラム制御入出カサ−ビスの要求を示
   す命令優先順位要求信号を発生する手段と、上記第２装
   置に設けられ上記命令優先順位要求信号の発生に応答し
   て上記処理装置にバースト・モード動作の中断を示すチ
   ェーン終結信号を与える手段と、上記処理装置に設けら
   れ上記チェーン終結信号に応答して入出力制御モードを
   バースト・モードからプログラム制御入出力モードに切
   換えるよう制御する手段と、上記第１装置に設けられプ
   ログラムされた入出力命令に応答してバースト・モード
   動作の再開を許可するための手段とを有する入出力割込
   みシステム。