JPS636873B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、非同期バスシステムのデイスプレイ
装置におけるリフレツシユメモリのアクセス方
式、特にリード方式に関する。

一般に、CRTデイスプレイ装置においては、
表示を周期的にリフレツシユするため、表示用コ
ントローラとしてのCRTコントローラによりリ
フレツシユメモリをアクセスするが、表示データ
をCPUに取り込むためにはリフレツシユメモリ
をCPU側からもアクセスする必要がある。しか
しながら、CPU側からのアクセスとCRTコント
ローラ側からのアクセスが競合すると表示画面の
一部にフラツシユが発生してしまう。

MC6800系の同期バスシステムでは、システム
クロツクを有しており、このシステムクロツクが
「Ｈ」の期間にだけCPU側からデータ転送を行な
い、システムクロツクが「Ｌ」の期間にCRTコ
ントローラ側からリフレツシユメモリをアクセス
するようにしている。具体的には、システムクロ
ツク及びその反転クロツクを、各々、CPU及び
CRTコントローラに基準クロツクとして入力し、
CPUのアドレスとCRTコントローラのアドレス
をシステムクロツクにより切替え、CPUとCRT
コントローラは共に基準クロツクが「Ｈ」の期間
のみアクセスを行なうようにしている。しかしな
がら、Ｚ−80等の非同期バスシステムでは、
CPUとCRTコントローラの基準クロツクが同期
していないため、このような方式は不可能であ
る。

そこで、従来、水平又は垂直ブランキング期間
にCPU側からリフレツシユメモリをアクセスす
るようにしていたが、この方式では処理スピード
が遅くなつてしまうという欠点があつた。

更に、CPUによりリフレツシユメモリのデー
タをリードする場合、確定したリードデータをデ
ータバスからCPUに取り込めるタイミングはリ
ードサイクル中、極めて短かい期間であるため、
システムによつては、リフレツシユメモリからデ
ータバスにデータをリードできる期間と一致しな
くなることも考えられ、従つて、非同期バスシス
テムにおいて、CRTコントローラによるリフレ
ツシユメモリへのアクセスに影響を与えず、
CPUに高速且つ確実にデータをリードすること
は困難である。

本発明は、斯る点に鑑み、非同期バスシステム
で表示画面にフラツシユを発生させないで、
CPUによりリフレツシユメモリを高速に且つ確
実にリードする新規なリフレツシユメモリのリー
ド方式を提供するものである。

以下、本発明を図面を参照しながら説明する。

第１図は、本発明によるCRTデイスプレイ装
置の実施例を示すブロツク図であり、１はCPUφ
を基準クロツクとするCPU、２はCRTCφを基準
クロツクとするCRTコントローラ、３はリフレ
ツシユメモリ、４はCPU１のアドレスバスA₀〜
A₁₅とCRTコントローラ２のアドレスバスA₀′〜
A₁₅′を切替え、いずれかのアドレスバスをリフレ
ツシユメモリ３に接続するマルチプレクサ、５は
基準クロツクCRTCφにより制御されリフレツシ
ユメモリ３のデータをラツチするラツチ回路、６
はキヤラクタジエネレータ、７はパラレルデータ
をシリアルデータに変換し出力としてビデオ信号
を出力するシフトレジスタ、８はCPU１とリフ
レツシユメモリ３とを接続するデータバスD₀〜
D₇に設けられたラツチ回路、９，１０はデータ
バスD₀〜D₇に設けられたゲート回路である。

更に、１１はCPU１のリフレツシユメモリ３
へのアクセス要求に応じて出力される信号
WAITと基準クロツクCPUφ及びCRTCφを入力
し、制御信号２を発生する制御信号発生回路、
１２，１３，１４，１５はANDゲート、１６，
１７，１８はインバータである。

ここで、制御信号２はCPU１がリフレツシ
ユメモリ３をアクセスするときのみ出力されるよ
うにしているので、通常、CPU１側からのアク
セス要求がない場合は、ゲート回路９はオフして
おり、マルチプレクサ４はCRTコントローラ２
側に切替えられている。従つて、リフレツシユメ
モリ３はCRTコントローラ２側のアドレスバス
A₀′〜A₁₅′によりアドレス指定が行なわれ、この
指定されたデータが基準クロツクCRTCφにした
がつてラツチ回路５にラツチされ、キヤラクタジ
エネレータ６及びシフトレジスタ７を介してビデ
オ信号として出力され表示のリフレツシユを基準
クロツクCRTCφに従つて周期的に行なう。この
場合、リフレツシユメモリ３は基準クロツク
CRTCφが「Ｈ」の期間でのみCRTコントローラ
２によりアクセスされる。

ところで、本発明では、例えば、第２図のブロ
ツク図に示すように、発振器１９の出力を分周器
２０にて分周した出力を各々CPUφ及びCRTCφ
としてCPU１及びCRTコントローラ２に加える
ことにより、基準クロツクCPUφとCRTCφを第
３図のタイミングチヤートイ，ロの如く位相を一
致させている。この場合、CPU１が処理する命
令のステート数が異なるため、CRTCφはCPUφ
に対してＡ，B2つのタイミングが発生する。

そこで、先ず、CRTCφがCPUφに対してＡの
タイミングで発生する場合について、第４図及び
第５図を参照しながら制御信号発生回路１１の動
作を説明する。

第４図は、制御信号発生回路１１の具体回路例
であり、２つのＪ―Ｋフリツプフロツプ２１，２
２とNANDゲート２３及びインバータ２４とよ
り構成され、第1J―Ｋフリツプフロツプ２１のＪ
端子は電源電圧に、そしてＫ端子は接地されてい
る。このためCPU１のリフレツシユメモリ３へ
のアクセス要求に応じて出力される信号WAIT
（第５図ハ）が第１フリツプフロツプ２１のＴ端
子に入力されると、信号WAITの立ち下がりで
出力１Ｑは第５図ニの如く「Ｈ」となり、この出
力１ＱとCRTCφとがNANDゲート２３に加えら
れるため、インバータ２４の出力は第５図ホの
ように「Ｈ」となる。即ち、第２フリツプフロツ
プ２２のＪ端子には「Ｈ」の出力が印加され、
Ｋ端子には出力の反転信号が印加されることと
なる。従つて、第2J―Ｋフリツプフロツプ２２の
Ｔ端子に印加されているCPUφが立ち下がると出
力２は第５図ヘの如く「Ｈ」から「Ｌ」とな
り、この出力２により第1J―Ｋフリツプフロツ
プ２１はリセツトされる。そして出力２は
CPUφの次の立ち下がりで再び「Ｈ」にもどる。
即ち、CPU１からリフレツシユメモリ３にアク
セス要求が出されると、リード・ライトサイクス
のうちCRTコントローラ２の基準クロツク
CRTCφが「Ｌ」となる期間、制御信号２は
「Ｌ」となる（第５図ロ，ヘ参照）。つまり、制御
信号発生回路１１は、CPU１のリード・ライト
サイクル内において、CPU１のアクセス要求に
応じて、CRTCφの「Ｌ」期間を、CPUφ及び
CRTCφに基づいて制御信号２として切出して
いる。

CRTCφがCPUφに対して第３図に示すＢのタ
イミングで発生する場合も、第４図に示す制御信
号発生回路１１は第６図のように、CRTCφが
「Ｌ」となる期間で制御信号２を発生する（第
６図ロ、ヘ参照）。

以上のようにして制御信号発生回路１１から出
力される制御信号２はインバータ１８を介して
マルチプレクサ４及びゲート回路９に加えられる
ため、CPU１側からリフレツシユメモリ３への
アクセス要求が出されると、マルチプレクサ４は
制御信号２が「Ｌ」の期間だけCRTコントロ
ーラ２側のアドレスバスA₀′〜A₁₅′からCPU１側
のアドレスバスA₀〜A₁₅に切替え、ゲート回路９
は、制御信号２が「Ｌ」の期間だけオンする。

さらに、CPU１がリフレツシユメモリ３にデ
ータを書き込む場合は第５図チ及び第６図チの如
く信号MWがCPU１より出力され、この信号
MWがインバータ１６を介して出力２の反転信
号と共にANDゲート１５に印加されるため、ゲ
ート回路１０は書き込み時、制御信号２が
「Ｌ」となる期間オンする。又、信号MWは制御
信号２の反転信号と基準クロツクCPUφとを入
力するANDゲート１２の出力と共にインバータ
１６を介してANDゲート１３に入力されるため、
その出力G₁は第５図リ及び第６図リの如く、制
御信号２が「Ｌ」となる期間であつて且つ
CPUφが「Ｈ」となる期間に「Ｈ」となる。この
ように、CPU１がリフレツシユメモリ３にデー
タを書き込む場合は、制御信号２が「Ｌ」の期
間、ゲート回路９，１０がオンし、マルチプレク
サ４によりアドレスバスがCPU１側に切替えら
れ、しかもリフレツシユメモリ３に書き込みのタ
イミングを示すANDゲート１３の出力G₁が加え
られるので、第７図ニ，ホに示すように、CRT
コントローラ２側の基準クロツクCRTCφが
「Ｌ」となるＣ又はＤの期間でCPU１によるデー
タの書き込みが行なわれることとなる。この場
合、CPU１からのアドレスA₀〜A₁₅及びデータ出
力D₀〜D₇は第７図ロ，ハの如く確定しているの
で、CPU１による確実なデータの書き込みが可
能となる。

ところが、CPU１がリフレツシユメモリ３よ
りデータをリードする場合は、第８図ハに示すよ
うにCPU１がデータバスからデータをリードで
きるタイミングがリードサイクルの後半のごく短
かい期間であるため、書き込み時と同様に
CRTCφが「Ｌ」となるＣ又はＤの期間でデータ
をリードしてもそのリードデータは保証されな
い。

そこで、本発明においては第１図の如くゲート
回路９とCPU１を接続するデータバスにラツチ
回路８を設け、制御信号２とリード時にCPU
１から出力される信号MRに基づいてこのラツチ
回路８を制御するようにしている。即ち、信号
MWはANDゲート１２の出力と共にインバータ
１７を介してANDゲート１４に入力されるため、
その出力G₂は第５図リ及び第６図リの如く、制
御信号２が「Ｌ」なる期間であつて且つCPUφ
が「Ｈ」なる期間に「Ｈ」となり、この出力G₂
がラツチパルスとしてラツチ回路８に加えられ
る。この場合、マルチプレクサ４及びゲート回路
９には制御信号２の反転信号が加えられている
ため、アドレスバスはCPU１側に切替えられて
おり、ゲート回路９はオンしている。しかも、
ANDゲート１５の出力は「Ｌ」なのでゲート回
路１０はオフしている。従つて、第８図に示すよ
うなCRTコントローラ２の基準クロツクCRTCφ
が「Ｌ」となるＣ又はＤの期間でCPU１により
リードすべきデータはラツチ回路８にラツチされ
ることとなる。そして、ラツチされたデータは次
の命令でCPUに取り込むようにすれば、CRTコ
ントローラ２によるリフレツシユメモリ３のアク
セスに影響を与えることなくCPUによるデータ
のリードが可能となる。

本発明によるリフレツシユメモリのリード方式
は、上述の如く、CPU側からのアクセスとCRT
コントローラ側からのアクセスが競合するのを防
ぐことが可能となり、フラツシユを発生させない
で高速に且つ確実にリフレツシユメモリのデータ
をCPUによりリードすることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロツク図、第
２図はCPUとCRTコントローラの基準クロツク
の位相を一致させるための構成を示すブロツク
図、第３図イ，ロは各々の基準クロツクを示すタ
イミングチヤート、第４図は制御信号発生回路の
具体回路例、第５図イ〜リ及び第６図イ〜リは実
施例の各部の波形を示すタイミングチヤート、第
７図イ〜ホはCPUによるデータ書き込み時のタ
イミングチヤート、第８図イ〜ホはCPUによる
データリード時のタイミングチヤートである。 主な図番の説明、１……CPU、２……CRTコ
ントローラ、３……リフレツシユメモリ、４……
マルチプレクサ、５……ラツチ回路、６……キヤ
ラクタジエネレータ、７……シフトレジスタ、８
……ラツチ回路、９，１０……ゲート回路、１１
……制御信号発生回路、１９……発振器、２０…
…分周器、２１，２２……Ｊ―Ｋフリツプフロツ
プ。

Claims (1)

【特許請求の範囲】
1. １ リフレツシユメモリと、該リフレツシユメモ
   リをアクセスするCPUと、該CPUの第１基準ク
   ロツクと異なる周期の第２基準クロツクに基づい
   て動作し、該第２基準クロツクが第１レベルの期
   間に前記リフレツシユメモリをアクセスすること
   により、表示を周期的にリフレツシユする表示用
   コントローラと、該表示用コントローラのアドレ
   スと前記CPUのアドレスを切替えるマルチプレ
   クサと、前記リフレツシユメモリとCPUとを接
   続するデータバスに挿入されたゲート回路とを有
   する非同期バスシステムのデイスプレイ装置にお
   いて、前記第１基準クロツクと第２基準クロツク
   として位相の一致したクロツクを使用し、前記
   CPUのリードサイクル内において、前記CPUの
   リード要求に応じて、前記第２基準クロツクの第
   ２レベル期間を、前記第１及び第２基準クロツク
   に基づいて制御信号として切出す制御信号発生回
   路を設け、該制御信号により前記マルチプレクサ
   のアドレス切替え及びゲート回路の開閉を制御す
   ると共に、前記ゲート回路とCPUとを接続する
   データバスにラツチ回路を設け、リード時前記制
   御信号が発生する期間に、前記リフレツシユメモ
   リからのデータをラツチし、前記CPUによる次
   の命令で前記ラツチ回路にラツチされたデータを
   前記CPUに取り込むようにしたことを特徴とす
   るリフレツシユメモリのリード方式。