SU1182532A1

SU1182532A1 - Устройство для синхронизации обращения к памяти

Info

Publication number: SU1182532A1
Application number: SU843723925A
Authority: SU
Inventors: Viktor B Shklyar; Anatolij V Olejnik; Vladimir A Bezrukov; Lyubov V Pronko
Original assignee: Viktor B Shklyar; Anatolij V Olejnik; Vladimir A Bezrukov; Lyubov V Pronko
Priority date: 1984-04-11
Filing date: 1984-04-11
Publication date: 1985-09-30

Description

Изобретение относится к вычислительной технике и предназначено для использования в вычислительных машинах с микропрограммным управлением, имеющих иерархическую систему памяти, принцип построения которой заключается в использовании широкого набора запоминающих устройств (ЗУ) с существенно различными характеристиками. Иерархическая система памяти включает как медленнодействующие ЗУ большого объема, так и быстродействующие (обычно называемыми буферными) ЗУ малого объема.

Целью изобретения является увели- 15 чение быстродействия ЭВМ, содержащих иерархическую систему памяти, путем дифференцированного подхода к организации связи для различных типов памяти и обеспечения при этом минимальных _употерь времени при обращении к памяти.

На фиг. 1 изображена блок-схема устройства для синхронизации обращения к памяти; на фиг. 2 - принципиальная схема узла циклов процессора; на фиг. 3 - принципиальная схема узла управления пуском распределителя; на фиг. 4 - временная диаграмма работы устройства.

Устройство содержит триггер 1, элемент ИЛИ 2, распределитель 3 импульсов, триггер 4, элемент И 5, триггер 6, узел 7 управления пуском распределителя, элемент И 8, узел 9 циклов процессора, входы 10 переключения режима, 11 общего сброса,

12 признака начала работы, 13 признака конца работы, 14 запуска, 15 тактовых импульсов устройства,

2

синхровходы 16 устройства. Узел циклов процессора содержит элемент И 17, триггеры 18-20. Узел управления пуском распределителя содер5 жит триггеры 21 и 22, элемент 2И-ИЛИ 23, элемент ИЛИ 24.

Устройство работает следующим образом.

Процессор выполняет последовательность микрокоманд, которая синхронизируется серией синхроимпульсов (СИ), вырабатываемой распределителем 3. При поступлении очередной микрокоманды обращения в память сигналом по входу 12 устанавливается триггер 4, а также по первому СИ устанавливается триггер 18, который фиксирует потенциал цикла микрокоманды обращения в память.

20' При обращении в память анализируется информация в быстродействующей памяти и, если она присутствует, там, производится чтение ее. По третьему СИ происходит установка триггера 25 19 и фиксируется потенциал промежуточного цикла обращения в память. Затем по первому СИ следующего цикла устанавливается триггер 20, фиксирующий потенциал следующего за 30 циклом памяти цикла процессора.

К моменту, когда вырабатывается третий СИ, триггер 1 либо установлен в "1", если чтение данных произведено из быстродействующей памяти,

33 либо остается в "0", если данные там не присутствуют. В случае, если триггер 1 установлен в”1", элемент И 5 не открывается и триггер 6 остается в "О”. Тогда выработка оче40 редного СЙ распределителем 3 произз 1182532

водится в обычном порядке. Если триггер 1 установлен в "О”, то это означает обращение за. информацией в медленнодействующую память и последующую приостановку работы процессо- 5 ра. По третьему СИ следующего за циклом обращения к памяти цикла (установлен в "1" триггер 20) открывается элемент И 5 и устанавливается в единицу триггер 6, выход которо- Ю го блокирует очередное переключение последовательности импульсов с выхода элемента ИЛИ 2. Выработка очередного СИ блокируется, и третий выход распределителя 3 остается в "1" до тех 15 пор, пока не закончится обращение в

медленнодействующую память. При этом схемами памяти вырабатывается сигнал 13, и триггер 4 сбрасывается в "0". По сигналу инверсного выхода- триггера 4 (установлен в ”1") и по отрицательному полупериоду импульсов 15 от крывается элемент И 8, а по фронту переключения импульсов 15 из отрицательного в положительный полупериод триггер 6 сбрасывается и снимает бло кировку с входа схемы ИЛИ 2.

На первый вход распределителя 3 поступает серия импульсов, идентичная импульсам 15, и распределитель продолжает выработку синхроимпульсов,

Фиг.1

фиг. 2

1182532

23

Claims

УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ОБРАЩЕНИЯ К ПАМЯТИ, содержащее распределитель импульсов, первый элемент ИЛИ, элемент 2И-ИЛИ и три триггера, причем вход запуска распределителя импульсов подключен к выходу первого триггера, выходы распределителя импульсов с первого по четвертый подключены к выходам синхроимпульсов устройства с первого по четвертый соответственно, входы

с первого по третий первой группы элемента 2И-ИЛИ подключены соответственно к входу тактовых импульсов устройства, выходу второго триггера и к четвертому выходу распределителя импульсов, первый и второй входы второй группы элемента 2И-ИЛИ подключены соответственно к входу тактовых импульсов устройства и входу запуска устройства, вход запуска устройства подключен к входу установки в единицу второго триггера, вход установки в ноль которого подключен к входу общего сброса устройства и соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к второму выходу распределителя импульсов, выходы

элемента 2И-ИЛИ и первого элемента ИЛИ подключены соответственно к входам установки в единицу и установки в ноль первого триггера, входы признаков начала и конца работы устройства подключены соответственно к входам установки в единицу и установки в ноль трьтьего триггера, отличающееся тем, что, с целью повышения быстродействия, в него введены дополнительно пять триггеров, три элемента И и второй элемент ИЛИ, причем вход установки в единицу, первый и второй входы установки в ноль и инверсный выход четвертого триггера подключены соответственно к входу переключения режима устройства, четвертому выходу распределителя импульсов, входу общего сброса устройства и к первому входу первого элемента И, входы

с второго по четвертый и выход которого подключены соответственно к третьему выходу распределителя импульсов, прямому выходу третьего триггера, выходу пятого триггера и к входу установки в единицу шестого триггера, синхровход, вход установки в нуль и выход которого подключены соответственно к выходу второго элемента И, входу общего сброса устройства и первому входу второго элемента ИЛИ, второй вход и выход которого подключены соответственно к входу тактовых импульсов устройства и к синхровходу распределителя импульсов, первый и третий выходы которого подключены соответственно к синхровходам седьмого и восьмого триггеров, синхровход седьмого триггера соединен с

ЗЦ 1182532

1182532

счнхровходом пятого триггера, вход общего сброса устройства подключен к входам установки в ноль пятого, седьмого и восьмого триггеров, вход признака начала работы устройства подключен к первом^ входу третьего элемента И, второй вход и выход которого подключены соответственно к инверсному выходу восьмого триггера и к информационному входу седьмого триггера, выход которого подключен к информационному входу восьмого триггера, прямой выход которого подключен к информационному входу пятого триггера, входь| с первого по третий второго элемента И подключены соответственно к инверсному выходу третьего триггера, входу тактовых импульсов устройства и к выходу, шестого триггера.

1