SU1525698A1

SU1525698A1 - Устройство дл сопр жени дисплейного процессора с блоком пам ти

Info

Publication number: SU1525698A1
Application number: SU884354770A
Authority: SU
Inventors: Владимир Анатольевич Жуков; Алексей Николаевич Степанов; Виссарион Исаакович Фукс
Original assignee: Институт Электронных Управляющих Машин
Priority date: 1988-01-04
Filing date: 1988-01-04
Publication date: 1989-11-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при построении растровых графических дисплеев. Целью изобретени вл етс повышение быстродействи устройства при асинхронной работе дисплейного процессора и блока пам ти. Поставленна цель достигаетс тем, что в устройство, содержащее распределитель 1 импульсов, триггер 2, регистр 3, три элемента И 4 - 6, два элемента И-НЕ 7, 9, элемент ИЛИ-НЕ 8, элемент ИЛИ 10 с их св з ми, введены триггеры 11, 12, элементы И 13 - 16, элемент ИЛИ 17, элемент ИЛИ-НЕ 18 с их св з ми, что обеспечивает сокращение потерь на ожидание, вызванных несинхронностью работы процессора и блока пам ти. 3 ил.

Description

I Изобретение относитс к вычисли- |гельной технике и может быть исполь- |зовано при построении растровых графических дисплеев.

Цель изобретени - повышение быстродействи устройства при асинхронной работе дисплейного процессора |и блока пам ти.

; На фиг.1 приведена функциональна схема устройства дл сопр жени j на фиг.2 - структурна схема подключени устройства дл сопр жени к дисплейному , процессору и блоку пам ти; на фиг.З - временна диаграмма рабо- |ты устройства дл сопр жени . Устройство дл сопр жени содержит :распределитель 1 импульсов, первый триггер 2, регистр 3 первый 4, вто- |рой 5 и третий 6 элементы И, первый |элемент И-НЕ 7,первый элемент ИЛИЧ1Е |8, второй элемент И-НЕ 9, первый эле- |мент ИЛИ 10, второй 1 1 и третий 1 2 тригге Гры, четвертый 13, п тый 14, шестой ;15 и седьмой 16 элементы Иj второй элемент ИЛИ 17, второй элемент ШМ- IHE 18, вход 19 сигнала записи, вход 20. сигнала обратного хода луча ;(ЕШК), вход 21 сигнала регенера- :ции, первый синхровход 22 (СИО), второй синхровход 23 (-СИ), вход 24 тактовых импульсов (СЬК), выход ;25 сигнала записи, первьш выход 26 (RAS) синхронизации, второй выход 27 :синхронизации (CAS), выход 28 так- I тирующих импульсов (SYSCLK) входы 29 :установки сигнала состо ни устройства .

; Устройство дл сопр жени подключаетс между дисплейными процессо--.- ром и блоком пам ти (кадровым буфером ), преобразу запросы на запись со стороны дисплейного процессора в импульс записи при свободном-кадрово буфере или запомина ; запрос и блок рун тактовый импульс процессора (приостанавлива процессор) до освобождени кадрового буфера.

Режим работы кадрового буфера предел етс кодом в регистре 3 статуса . При этом если Ш)Х, , то запись запрещена, запрос по входу 19 игнорируетс ; если , , то запись разрешена, но кадровый буфер может .быть зан т регенерацией; если , , то запись разрешена в интервалы времени, определ емые низким уровнем потенциала на входе 20.

д 5 0 5

д д

0

5

Пусть , , И этом случае кадровьй буфер по сигналу на входе 21 выполн ет внутреннюю регенерацию, которую нельз прерывать сигналом записи.

Цикл работы кадрового буфера разбиваетс на 8 временных фаз, задаваемых четырьм сигналами на выходах распределител 1. По вление сигнала Запись на входе 19 приводит к установлению триггера 2 в единичное состо ние при свободном кадровом буфере . Если буфер зан т, то на выходе элемента И1Ш-Н 18 находитс единичный потенциал, который при наличии сигнала Запись приводит к установлению нулевого пот енциала на выходе элемента И-НЕ 9 и блокировке тактового импульса процессора, формируемого триггером 12 и элементом И 16. Таким образом, тактовый импульс процессора находитс в нулевом состо нии, одновременно продлеваетс сигнал Запись , а триггер 2 не установлен до прихода положительного фронта этого сигнала. Прив зка запроса на запись к циклу работы кадрового буфера осуществл етс с помощью триггера II, который может быть установлен в единичное состо ние только при и КЗ-1 при наличии соответствующего разрешени от триггера 2 и внешних цепей (низкий уровень на выходе элемента И 13 и ). В этом состо нии триггер 11 удерживаетс до уста- новлени на выходе R1 распределител 1 единичного потенциала. Сигнал Регенераци на входе 21 приводит в этом режиме к формированию высокого уровн на выходе элемента ИЛИ-НЕ 18, т.е. к неготовности кадрог вого буфера.

Если , , то запись разрешена в интервалы времени, определ емые низким уровнем сигнала на входе 20. Сигнал Регенераци в этом случае игнорируетс . Если выход элемента И 13 - единичный, т.е. запись запрещена, то установка триггера 11 в единичное состо ние не производитс , сигнал WE на выходе 25 не формируетс , нулевой потенциал на выходе элемента И-НЕ 9 блокирует тактовый импульс процессора, который остаетс в со.сто нии приоста- нова. По вление нулевого потенциала на выходе элемента 13 И приводит к разблокировке тактового импульса и

установке триггеров 2 и 11 в единичное состо ние, формирование сигнала WE на выходе 25,сбросу триггеров 2 и 11 по окончании цикла записи.

Таким образом, сигналы на входах 24 и 22 и выходе 25, т.е. тактовые сигналы синхронизации процессора и кадрового буфера, могут быть несинхг ронны, а ожидание процессором готов- Q ности кадрового буфера минимально. При этом из-за несинхронности потери на ожидание составл ют 0-0,5 Тц, где Т ij - врем цикла динамической пам ти в зависимости от временной фазы работы пам ти, на которую приходитс запрос на запись. В устройстве-прототипе эти потери могут составить до 4 Тц. Это происходит из-за того, что захват процессором импульсного сигнала BSINC, который составл ет 1/4 Тц, при асинхронной работе в -наихудшем случае может произойти только с четвертой попытки. Суммарна процедура записи с учетом ожидани в устройстве, включающем предлагаемый блок, составл ет 2,3 Тц +

+ 0,5 2,5 Т

Тц 3,0 Тц, а в прототипе .

+ 4 Т ц 6,5 Тц, т.е. быстродействие предлагаемого устройства в 2 раза вьше быстродействи прототипа . ,

Claims

Формула изобретени

Устройство дл сопр жени диспейного процессора с блоком пам ти, содержащее распределитель импульсов, синхронизирующий вход которого вл етс первым синхровходом устройства, ервый триггер, регистр, входы котоого вл ютс входами установки сиг-т

ала состо ни устройства, первый выход регистра подключен к первому

входу первого элемента И, второй элемент.И, первый вход которого вл етс входом сигнала регенерации устройства , третий элемент И, первый вход которого подключен к выходу первого элемента И-НЕ, первый вход кото- рого подключен к выходу первого элемента ШШ-НЕ, второй элемент И-НЕ, первый элемент ИЛИ, вьгход которого подключен к тактовому входу первого триггера, о тличающеес тем, что, с целью повьш1ени быстроействи устройства, оно содержит второй и третий триггеры, четвертый, тый, шестой и седьмой элементы И,

15

20

25

50

30

35

40

45

55

Q

5

0

5

вторые элементы ШШ и ШИ-НЕ, D-вход первого триггера вл етс входом устройства, R-вход подключен к выходу первого элемента И-НЕ, инверсный выход первого триггера подключен к второму входу третьего элемента И, выход которого подключен к вторым входам первого и второго элементов И и первому входу шестого элемента И, выходы второго и четвертого элементов И подключены соответственно к первому и второму входам второго элемента ИЛИ-НЕ, выход которого подключен к первому входу второго элемента И-НЕ,- выход которого подключен к первому входу седьмого элемента И, второй вход второго элемента И-НЕ подключен к выходу первого элемента ШШ, первый вход которого вл етс входом сигнала записи устройства, второй вход перврго элемента ИЛИ подключен к первому выхо- .

ду регистра, второй выход которого

- . - .

подключен к второму входу шестого

элемента И и к первому входу четвертого элемента И, второй вход которого вл етс входом сигнала обратного хода луча устройства, вьгход четвер- того элеменгта И подключен к третьим входам первого, второго и шестого элементов И, четвертый вход пе р- вого элемента И подключ:ен к первому выходу распределител импульсов, соединенному с вторым входом первого

элемента И-НЕ, третий вход которого I i

подключен к первому синхровходу устройства и к первому входу п того элемента И, выход которого подключен к первому входу второго элемента;

ИЛИ, второй вход которого подключен к выходу первого элемента И, выход второго элемента ИЛИ подключен к D-входу второго триггера, тактовый вход которого вл етс вторым синхро .входом устройства, инверсный выход второго триггера подключен к второму входу п того элемента И и к первому 0 входу первого элемента ИЛИ-НЕ,

выход которого вл етс вьргадом сигна .ла записи устройства, второй вход первого элемента ШМ-НЕ подключен к второму выходу распределител импульсов , соединенному с п тым входом первого элемента И и который вл етс первым выходом синхронизации устройства, третий выход распределител импульсов вл етс вторым выхо-

0

5

0

5

5

.дом синхронизации устройства, такти- |рую1дий вход третьего триггера вл етс входом тактовых импульсов устройства , пр мой выход третьего триггера вл етс выходом тйктирующих

импульсов устройства, инверсный выход третьего триггера подключен к второму входу седьмого элемента И, выход которого подключен к D-входу третьего триггера.

Устроис/л 6о 9/1 и со-

А U,/UikA

Зс&

pvi

noMftniu

(кодровый

)

Ьг

К форм up, euduocu HQ/fQ

Регвнераци

«ч

п

Стналы синхронизации

Генератор импульсов