SU1649530A1 - Устройство дл отображени информации - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах вывода микроЭВМ дл  отображени  алфавитно-цифровой и графической информации на экране электронно-лучевой трубки (ЭЛТ). Цель изобретени  - повышение быстродействи  устройства. Устройство содержит блок 1 оперативной пам ти, блок 2 управлени  пам тью, блок 3 управлени , блок 4 сопр жени , синхро- генератор 5, буферный регистр 6, мультиплексор 7, счетчик 8, сдвиговый регистр 9, блок 10 буферной пам ти, блок 11 управлени  буферной пам тью с соответствующими св з ми. Введение блоков 10 и 11 позвол ет распараллелить запись и считывание изображени  и повысить быстродействие устройства при отображении динамической информации . 1 з.п.ф-лы, 2 ил.

Description

12

& ел

ЬО

Фиг.1

Изобретение относитс  к автоматике и вычислительной технике и может быть, использовано в устройствах вывода микроЭВМ дл  отображени  алфа- витно-цифровой и графической информации на экране электронно-лучевой трубки (ЭЛТ).

Цель изобретени  - повышение быстродействи  устройства.

На фиг, 1 приведена блок-схема устройства дл  отображени  информации на фиг. 2 - структурные схемы блока управлени  буферной пам тью и блока буферной пам ти.

Устройство дл  отображени  информации содержит блок 1 оперативной пам ти, блок 2 управлени  пам тью, блок 3 управлени , блок 4 сопр жени , синхрогенератор 5, буферный регистр 6 мультиплексор 7, счетчик 8, сдвиговый регистр 9, блок 10 буферной пам ти и блок 11 управлени  буферной пам тью

Позици ми 12-17 обозначены входы и выходы устройства.

Блок 10 буферной пам ти состоит из первого 18, второго 19, третьего 20 и четвертого 21 регистров.

Блок 11 управлени  буферной пам тью содержит первый элемент И 22, первый 23, второй 24 и третий 25 элементы g-HE, первый 26, второй 27, третий 28 и четвертый 29 триггеры, второй 30, третий 31, четвертый 32 и п тый 33 элементы И,

Устройство работает следующим образом .

При включении устройства на третьем выходе синхрогенератора 5 форми- руетс  сигнал, устанавливающий на выходах счетчика 8 адрес первого считываемого из блока 1 на экран ЭЛТ байта информации, а на выходах блока 11 состо ние незаполненного информацией блока 10. Сигнал Запрос на первом выходе блока 11, возникающий в результате незаполненного состо ни  младшей  чейки (регистра 18) блока 10, принимаетс  дл  обслуживани  блоком 2 На втором выходе блока 3 и третьем выходе блока 2 формируютс  сигналы Разрешение, которые переключают мультиплексор 7 на передачу содержимого счетчика 8 на группу адресных входов блока 1. Байт информации из блока 1 пересыпаетс  в младшую  чейку блока 10, а содержимое счетчика 8 сигналом с первого выхода блока 2 увели

5

0

5

.Q

5

чиваетс  на единицу. Сигналами на группе выходов блока 11 прин тый в младшую  чейку блока 10 байт пересы- лаетс  в старшую незаполненную  чейку блока 10 (в данном случае в регистр 21). На первом выходе блока 11 последовательно формируютс  сигналы Запрос, по которым аналогично происходит дальнейшее заполнение информацией блока 10.

По сигналам на втором и четвертом выходах синхрогенератора 5 производитс  перезапись содержимого старшего байта блока 10 в сдвиговый регистр 9. На группе выходов блока 11 формируютс  управл ющие сигналы, обеспечивающие побайтный сдвиг содержимого блока 10 от младшей  чейки к старшей с одновременным освобождением младшей  чейки Синхроимпульсами, поступающими Не 1ход сдвигового регистра 9 с первого ыхода синхрогенератора 5, производитс  побитный вывод записанного в регистр 9 байта информации на выход 12 устройства дл  регенерации изображени  . На первом выходе блока 11 формируетс  сигнал Запрос, по которому в случае отсутстви  запроса от процессора производитс  заполнение информацией освободившейс   чейки блока 10. Если же на группе входов блока 3 присутствует запрос на обращение к блоку 1 со стороны процессора, то сигналами с выходов блоков 2 иЗ мультиплексор 7 переключаетс  на передачу информации с группы адресных входов 14 устройства на группу адресных входов блока 1, а через группу входов 13 или группу выходов 17 производитс  заг пись или считывание информации из блока 1 .В это врем  сигнал Запрос от блока 11 не обслуживаетс , а сдвиговый регистр 9 заполн етс  информацией из  чеек блока 10. После сн ти  запроса на обращение к блоку 1 со стороны процессора обслуживаютс  запросы со стороны блока 11 и производитс  доза- полнение блока 10 информацией по описанной схеме.

Если блок 10 пуст, а запрос со стороны процессора присутствует, то на втором выходе блока 11 формируетс  сигнал, который через блок 3 и блок 4 на один такт работы устройства блоки- , рует сигнал Готовность на управл ющем выходе 16 устройства. В это врем  происходит заполнение младшей  чейки блока 10 и блокировка сигнала Готонкость снимаетс . Поскольку процессор обращаетс  к блоку 1 не чаще одного раза в 7-8 машинных тактов работы (в среднем), блок 10 всегда имеет несколько резервных байтов информации дл  выдачи на экран ЭЛТ по выходу 12 устройства.

В случае одновременного формировани  на входах блока 3 сигналов запросов от блока 11 и от процессора (чере группу входов 17 устройства и блок 4) высшим приоритетом обладает запрос от процессора (при непустом блоке 10).

Таким образом, устройство обеспечивает доступ к ОЗУ со стороны процессора (через группы входов и выходов устройства) в режиме пр мого хода луча развертки изображени  на экране ЭЛТ, т.е. происходит распараллеливание процессов выдачи информации на экран ЭЛТ и работы процессора с ОЗУ, что позвол ет на 20-40% повысить быстродействие устройства дл  отображени  динамической информации.

Claims (1)

1. Устройство дл  отображени  информации , содержащее блок оперативной пам ти, блок управлени  пам тью, блок управлени , блок сопр жени , буферный регистр, мультиплексор, счетчик, сдвиговый регистр и синхро- генератор, первый и второй выходы которого подключены соответственно к тактовому входу и входу записи сдвигового регистра, выход которого  вл етс  видеовыходом устройства, третий

выход синхрогенератора соединен с вхо- первый, второй, третий, четвертый

дом сброса счетчика, группа выходов которого соединена с информационными входами первой группы мультиплексора, а счетный вход счетчика - с первым выходом блока управлени  пам тью, управл ющие входы группы которого подключены к выходам группы блока управлени , а выходы группы - к управл ющим входам блока оперативной пам ти , информационные входы которого  вл ютс  информационным входом устройства , второй и третий выходы блока управлени  пам тью соединены соответственно с входом записи буферного регистра и первым управл ющим входом ,мультиплексора, информационные входы второй группы которого соединены с информационными входами группы блока сопр жени  и  вл ютс  адресным входом

45

50

55

и п тый элементы И, первый, второй третий и четвертый триггеры, первы второй и третий элементы Й-НЕ, пер вые входы второго, третьего, четв того и п того элементов И  вл ютс  входом сброса блока, входом управл ни  считыванием которого  вл етс  второй вход п того элемента И, выход которого соединен с входом сбр са четвертого триггера, выход кото го соединен с первыми входами первого элемента И и третьего элемент И-НЕ, второй вход которого подключ к пр мому выходу третьего триггера а выход - к установочному входу че вертого триггера и второму входу ч вертого элемента И, выход которого соединен с входом сброса третьего триггера, пр мой выход которого со

0

5

0

5

устройства, выходы мультиплексора соединены с адресными входами блока оперативной пам ти, выходы которого, подключены к информационным входам буферного регистра, выходы которого  вл ютс  информационным выходом устройства , управл ющими входом и выходом которого  вл ютс  соответственно управл ющие входы группы и выход блока сопр жени , выходы группы и вход сигнала запрета которого соединены соответственно с информационными входами группы и первым выходом блока управлени , второй выход которого подключен к второму управл ющему входу мультиплексора , отличающеес  тем, что, с целью повышени  быстродействи  устройства, оно содержит блок буферной пам ти и блок управлени  буферной пам тью, входы сброса,, управлени  считыванием и строВнрова- ни  которого соединены соответственно с третьим, четвертым и п тым выходами синхрогенератора, а первый и второй выходы - соответственно с входами запроса и сигнала запрета блока управлени , второй выход которого подключен к входу управлени  записью блока управлени  буферной пам тью, выходы группы которого соединены с входами записи блока буферной пам ти, информационные входы которого соединены с выходами блока оперативной пам ти, а выходы - с информационными входами сдвигового регистра.

2, Устройство по п. отличающеес  тем, что блок управлени  буферной пам ть содержит

первый, второй, третий, четвертый

и п тый элементы И, первый, второй, третий и четвертый триггеры, первый, второй и третий элементы Й-НЕ, первые входы второго, третьего, четвертого и п того элементов И  вл ютс  входом сброса блока, входом управлени  считыванием которого  вл етс  второй вход п того элемента И, выход которого соединен с входом сброса четвертого триггера, выход которого соединен с первыми входами первого элемента И и третьего элемента И-НЕ, второй вход которого подключен к пр мому выходу третьего триггера, а выход - к установочному входу четвертого триггера и второму входу четвертого элемента И, выход которого соединен с входом сброса третьего триггера, пр мой выход которого соеди нен с вторым входом третьего элемента И-НЕ, а инверсный выход - с вторы входом первого элемента И и первым входом второго элемента И-НЕ, выход которого подключен к установочному входу третьего триггера и второму входу третьего элемента И, выход которого соединен с входом сброса второго триггера, пр мой выход которого подключен к второму входу второго элемента И-НЕ, а инверсный выход - к третьему входу первого элемента И и первому входу первого элемента И-Н выход которого соединен с установоч- ным входом второго триггера и вторым

входом второго элемента И, выход которого подключен к входу сброса первого триггера, пр мой выход которого соединен с вторым входом первого элемента И-НЕ, а инверсный выход - с четвертым входом первого элемента И и  вл етс  первым выходом блока, вторым выходом которого  вл етс  выход первого элемента И, п тый вход которого  вл етс  входом стробировани  блока, входом управлени  записью которого  вл етс  установочный вход первого триггера, который и выходы первого, второго и третьего элементов И-HR  вл ютс  v выходами группы блока.