SU1176337A1 - Устройство дл сопр жени - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ, содержащее- первый дешифратор, адресный счетчик, первый триггер, (n+l) элементов пам ти, (п+2) элементов И, причем выходы адресного счетчика соединены с входами первого дешифратора , а информационные выходы первых п элементов пам ти соединены с информационными входами первых п элементов И, выходы которых  вл ютс  информационными выходами устройства, первый выход первого дешифратора соединен с первым входом (п+1) элемента И, отличающеес  тем, что, с целью расширени  области применени , в устройство введены делитель частоты, второй дешифратор, второй и третий триггеры, сдвигающий регистр и блок формировани  режимов , причем первый, второй и третий командные входы устройства соединены соответственно с входами режимов записи, считьшани  и стирани  блока формировани  режимов, а входы конца записи и начала работы устройства соединены соответственно с входами сброса режима записи и установки в исходное состо ние блока формировани  режимов, третий командный вход устройства соединен с первым Й-входомпервого триггера, а вход начала работы устройства соединен с вторым R-входом первого триггера и первым входом сброса делител  частоты, тактовый вход которого соединен с синхровходом устройства, выход готовности считьтани  которого соединен с выходом запроса тактов блока формировани  режимов, а входы анализа состо ни  служебного разр да , синхронизации информации, синхронизации записи, начало режима блока формировани  режимов соединены соответственно с первым, вторым, третьим и четвертым, выходами второго дешифратора, информационные входы (А С которого сбединены с информационными выходами делител  частоты, а п тый и шестой выходы второго дешиф .ратора соединены соответственно с S-входом второго триггера и К-входом третьего триггера, инверсный выход которого соединен с входом сос то ни  пам ти блока формировани  реОд 00 00 SI жимов, а пр мой пыход третьего триггера соединен с входом строба тактов информации блока формировани  режимов , четвертый и третий выходы второго дешифратора соединены соответственно с тактовым входом адресного счетчика и R-входом третьего триггера, первый выход сброса блока формирсва ни  режимов соединен с выходом наличи  режима устройства и с входом сброса адресного счетчика, второй выход сброса блока формировани  режимов соединен с установочными входами сдвигающего регис -ра, пр мой, и инверсный (п+1) выходы сдв щего регисч- ра соединены соответственно с входом

Description

готовности записи блока формирование режимов, и с первым входом (п+2)-го элемента И, выход квитанции считьтани  .блока формировани  режимов соединен с управл ющими входами первых п элементов И и с выходом готовности считывани  устройства, информационный рход устройства соединен с информационным входом сдвигающего регистра, выходы разр дов с 1 по п которого соединены с информационными входами первых п элементов пам ти, входы записи и считьшани  п первых элементов пам ти соединены соответственно с выходами записи информации и считывани  информации блока формировани  режимов , выход квитанции записи которого соединен с вторым входом (п+2)-го элемента И, с информационным входом (n+l) элемента пам ти и с вторым входом (п+1) элемента И, третий вход которого соединен с выходом опроса пам ти блока формировани  режимов и с входом считывани  (n+l) элемента пам ти , выход разрешени  тактов блока формировани  режимов соединен с счетным входом адресного счетчика и с третьим инверсным входом (п+2)-го элемента И, выход которого соединен с вторым входом сброса делител  частоты и с тактовьм входом сдвигающе.го регистра, четвертый вход (п+2)-го элемента И соединен с тактовым входом устройства, выход объема пам ти которого соединен с выходом первого триггера , а адресные входы всех элементов пам ти соединены с выходами адресного счетчика, второй выход первого дешиф-ратора соединен с входом переполнени  пам ти блока формировани  режимов, выход которого Запись признака зан то соединен с входом записи (n+l)-го элемента пам ти, информационный выход которого соединен с S входом второго триггера, выход (п+1)-го элемента И соединен с S входом первого триггера, причем блок формировани  режимов содержит триггер записи, триггер считывани , триггер стирани , шесть D-триггеров, 5 элементов ИЛИ, 8 элементов И, элемент ЗИ-ИЛИ, элемент НЕ, причем вход режима записи блока формировани  режимов соединен с S входом триггера записи, выход которого соединен с D входом первого D-триггера, вход режима считьшани  блока формировани  режимов соединен с первым входом первого элемента И,

выход которого соединен с S входом триггера считывани , вход сброса режима записи блока формировани  режимов соединен с первым R-входом триггера записи, второй R-вход которого qoeдинeн с вьпсодом первого элемента ИЛИ, с первыми входами второго и третьего элементов ИЛИ, с R-входом четвертого D-триггера, с Н-входом триггера стирани  и с первым Б-входом триггера считьгоани , вход режима стирани  блока соединен с S-входом триггера стирани , выход которого соединен с D-входом второго D-триггера выход первого D-триггера соединен с выходом квитанции записи бгока, с первым входом первого элемента И элемента ЗИ-ИЛИ, с первыми входами второго II третьего элементов И, с первым входом четвертого элемента ИЖ, с вторым R-входом триггера считьюани , выход которого соединен с D-входом третьего D-триггера, тактовые входы первого, второго и третьего D-триггеров объединены и соединены с входом начала режима блока формировани , вход установки исходного состо ни  которого соединен с R-BXOдами первого, второго, третьего D-триггеров и первым входом первого элемента ИЛИ, инверсный выход первого D-триггера соединен со вторым входом первого элемента И и с первым входом второго элемента И элемента ЗИ-ИЛИ, второй вход второго элемента И которого соединен с первым входом четвертого элемента И и с инверсным выходом второго D-триггера, выход второго D-триггера соединен с первым входом третьего элемента И, элемента ЗИ-ИЛИ и с первым входом п того элемента ШШ, второй вход которого соединен со вторым входом четвертого элемента И и с выходом четвертого элемента ИЛИ, второй вход четвертого элемента ИЛИ соединен с первыми входами п того и шестого элементов И, со вторым входом первого элемента И элемента ЗИ-ИЛИ и с выходом

.третьего D-триггера, инверсный выход которого соединен с третьим входом второго элемента И элемента ЗИ-ИЛИ, выход элемента ЗИ-ИЛИ соединен с: первым выходом сброса блока формировани  режимов и с R-входом п того D-триггера, D-вход которого соединен с входом переполнени  пам ти блока формировани  режимов, вход синхронизации записи блока формировани  режимов соединен с третьим входом второго элемента И, с первым входом седьмого элемента И и с тактовым входом п того D-триггера, выход которого соединен со вторым входом первого элемента ИЛИ вход состо ние пам ти блока формировани  режимов соединен с третьим входом третьего элемента И, со вторым входом второго элемента И и через элемент НЕ со вторыми входами п того и шестого элементов И, третий вход п того элемента И соединен с входом строба тактов информации блока формировани  режимов, вход анализа состо ни  служебного разр да блока формировани  режимов соединен с третьим входом четвертого элемента И, выход которого соединен с выходом опроса пам ти блока формировани  режимов, вход синхронизации информации блока формировани  режимов соединен со вторым входом третьего элемента И и с третьим входом шестого элемента И, выход которого соединен с выходом квитанции считывани  блока формировани  режима, вход готовности записи блока формировани  режимов соединен с третьим входом седьмого элемента И и с четвертым входом второго элемента И, выход кото рого соединен с выходом записи инфор мации и со вторым входом второго элемента ИЛИ, выход второго элемента ИЛИ подключен к входу R шестого D-триггера , входы С и D которого объединены и соединены со входами С и D четвертого D-триггера, с выходом третьего элемента И, со вторым входом третьего элемента ИЛИ и с первым входом восьмого элемента И, выход которого соединен со вторым входом третьего элемента И элемента ЗИ-ШШ и с выходом запроса тактов блока формировани  режимов, выход п того элемента ИЛИ соединен со вторым входом седьмого элемента И, выход которого соединен с выходом Запись признака зан то блока формировани  режимов, инверсный выход четвертого D-триггера соединен со вторым входом восьмого элемента И, выход третьего элемента ИЛИ соединен с вторым выходом сброса блока формировани  режимов, выход разрешени  тактов которого соединен с четвертым входом третьего элемента И и с инверсньм выходом шестого D-триггера, выход п того элемента И соединен с выходом считывани  информации блока формировани  режимов,

Изобретение относитс  к автоматике и вычислительной технике и может найти применение в автоматизированных системах управлени  в качестве буферного устройства пам ти.

Целью изобретени   вл етс  расширение области применени  устройства.

На фиг.1 представлена блок-схема устройства дл  сопр жени ; на фиг.2пример выполнени  блок-схемы блока формировани  режимов.

Устройство .содержит (фиг.1) делитель 1 частоты, дешифраторы 2 и 3, блок 4 формировани  режимов, адресный счетчик 5, триггеры 6-8, сдвигаюший регистр 9, элементы (lO-l)... (lO-n), 10- (n+l) пам ти, элементы И (11-1)... (11-п), 11-(п+1), 11-(п+2), ком андные входы 12-14, вход 15 Конец записи, вход 16 Начало работы, си)хронизирующий

вход 17, тактовый вход I8, информационный вход 19, выход 20 Готовг ность записи, выход 21 Готовность считьшани , выход 22 Объем пам ти,

выход 23 Наличие режима, информационные выходы устройства (24-1)... (24-п).

Устройство по фиг.2 содержит триггер 25 записи, триггер 26 считывани ,

триггер 27 стирани , D-триггеры

28-33, элементы ИЛИ 34-38, элементы И 39-46, элемент ЗИ-ИЛИ 47, элемент НЕ 48, вход 49 Режим записи, вход 50 Режим считывани , вход 51 Ре-

жим стирани , вход 52 Сброс режима записи, вход 53 Состо ние пам ти, вход 54 Готовность записи, вход 55 Переполнение пам ти, вход 56 Анализ состо ний служебного разр да , вход 57 Синхронизаци  информации , вход 58 Синхронизаци  записи , вход 59 Начало работы, вход 60 Строб тактов, вз5од 61 Установка в исходное-состо ние, выход 62 Запрос тактов, выход 63 Квитанци  считьтани , выход 64 Запись выход 65 Считывание, выход 66 Квитанци  записи, выход 67 Опрос пам ти, выход 68 Газреюение тактов , выход 69 Запись признака Зан то, выходы 70, 71 Сброс. Делитель 1 частоты и второй дешифратор 3 с помощью поступающих с синхронизирующего входа 17 сигналов формируют сигналы f, V Р fg, обеспечивающие синхронизацию всех . блоков устройства. Блок 4 формировани  режимов обеспечивает формирование сигналов, управ л ющих работой блоков устройства в различных режимах работы. Сдвигающий регистр 9 предназначен дл  преобразо вани  последовательного п-разр дного кода информационного сообщени  в параллельный с последующей записью его в элементы пам ти (10-1)... 10-п) jio адресу, определ емому адресным счетчиком 5, Элемент lO-(n-fl) пам ти пред назначен дп  контрол  наличи  информа ции в элементах (10-1)...(10-п) пам  ти; если в элементе 10-(п-ь1) пам ти по какому-то адресу записана единична  информаци , то это означает, что по этому адресу в элементах (10-1).. (10-п) пам ти записана значаща  информаци , если в элементе 10-(п-ь1) пам ти по какому-то адресу записана нулева  информаци ,то это означает, что по этому адресу в элементах (10-1)...(10-п) пам ти нет значащей информации. Устройство работает следующим образом . После подачи питающего напр жени  на синхронизирующий вход 17 подаютс  сигналы частоты f , а на вход 16 На чало работы подаетс  сигнал установ ки в нулевое состо ние триггера 6, делзмтел  I частрты, блока 4 формировани  режимов, в котором на выходе элемента ЗИ-ИЛИ 47 формируетс  сигна установки в нулевое состо ние тригге ров 31-33 и адресного счетчшса 5. Сигнал установки с блока 4 формирова ни  режимов через выход 70 Сброс пере- аетс  на выход 23 Наличие режи ма, а через выход 71 Сброс - на сдвигакмций регистр 9, в котором первый разр д устанавливаетс  в единичное состо ние, а все остальные - в нулевое.. Рассмотрим работу устройства в режимах Запись, Считывание, Стирание, Сдирание-запись, Считьгоание- стираиие. Режим Запись начинаетс  после прихода на вход 12 сигнала Запись, по которому в блоке 4 формировани  режимов триггер 25 записи переключаетс  в единичное состо ние. По спаду ближайшего сигнала f , поступающего в блок 4 формировани  режимов через вход 59 Синхронизаци  записи, переключаетс  в единичное состо ние первый D-триггер 28, устанавлива  режим Запись. При этом на выходе элемента ЗИ-ЙЛИ 47 по вл етс  уровень О,, который передаетс  через первый выход 70 Сброс на выход 23 Наличие режима и на вход R-адресного счетчика 5, снима  принудительное удержание его в нулевом состо нии. Кроме того, единичный сигнал с выхода первого D-триггера 28 в блоке 4 формировани  режимов через элемент ИЛИ 37 разрешает прохождение сигнала f с первого выхода второго дешифратора 3 в блок 4 формировани  режимов четрез вход 56 Анализ состо ни  служебного разр да, через четвертый элемент И 42 и выход 67 Опрос пам ти блока 4 формировани  режимов на вход Считывание элемента lO(n-t-l) пам ти с целью определени  свободны ли элементы (10-1)... ОО-п) пам ти по нулевому адресу. Если по нулевому адресу в элементе .lO-(n-bl) пам ти записана О информаци , то это означает, что элементы (10-1)...(10-п) пам ти свободны по нулевому адресу, при этом второй триггер 7, устанавливаемый каждьй раз в о сигналом f с шестого выхода второго дешифратора 3, остаетс  в нулевом состо нии. Единичный сигнал с инверсного выхода второго триггера 7 поступает в блок 4 формировани   режимов через вход 53 Состо ние пам ти на третий вход третьего элемента И 41, разреша  тем самым прохождение сигнала f с второго выхода второго дешифратора 3 через вход 57 Синхронизаци  информации и третий элемент И 41 на тактовые входы четвертого 31 и шестого 33 р-триггеров, а также через третий элемент ИЛИ 36, второй выход 71

Сброс на установку исходного состо ни  сдвигающего регистра 9. Кроме того, сигнал с выхода третьего элемента И 41 Запрос ТИ поступает через восьмой элемент И 46 и выход 62 Запрос тактов блока 4 формировани  режимов на выход 20 Готовность записи дл  запроса информационного сообщени . По спаду выходного сигнала третьего элемента И 41 четвертый 31 и шестой 33 D-триггеры устанавливаютс  в единичные состо ни , при этом Четвертый D-триггер 31 запрещает передачу на выход 62 Запрос тактов выходного сигнала третьего элемента И 41, а нулевой сигнал с инверсного выхода шестого D-триггера 33 запрещает по входу 57 Синхронизаци  информации прохождение через третий элемент И 41 сигнала f , а также через выход 68 Разрешение тактов блока 4 формировани  режимов запрещает по входу V переключение адресного счетчика 5 к новому адресу . Кроме того, этот же сигнал разрешает прохождение тактовых импульсов с тактового входа 18 через элемент И 11-(п+2) на тактовый вход сдвигающего регистра 9 и на второй R вход делител  1 частоты. Так как в исходном состо нии в первом разр де сдвигающего регистра 9 записана I, а в остальных - О, в том числе и в (n+l)-OM разр де, то нулевой сигнал с (п+1)-го разр да через вход 54 Готовность записи в блоке 4 формировани  режимов запрещает формирование с.игналов Запись элементами И вторым 40 и седьмым 45, а сигнал 1 с инверсного выхода (n+l) разр да разрешает по третьему входу прохождение тактов через элемент 11-(п+2) на тактовый вход сдвигающего регистра 9 дл  записи в нег информационного сообщени  с информационного входа 19. После записи в сдвигающий регистр 9 п символов сообщени  на инверсном выходе (n+l)разр да сдвигающего регистра 9 по вл етс  сигнал о, запрещающий прохождение тактов в регистр, а по вившийс  по спаду п-го такта едининый сигнал на выходе (п+1) разр да сдвигающего регистра 9 в блоке 4 формировани  режимов разрешает прохождение сигнала Г.-через второй элемент И 40 в элементы (10-1)...

(10-п) пам ти дл  записи информации с первых п разр дов сдвигающего регистра 9, а также разрешает фод мирование седьмым элементом И 45 сигнала , который через выход 69 Запись признака Зан то записьшает единичную информацию с выхода лервого D-триггера 28 в элемент 10-(п+1)пам ти , фиксиру  тем самым, что в элементы (10-1)...(10-ц) пам ти с нулевым адресом записано информационное сообщение. Одновременно с записью информационного сообщени  в элементы (10-1)...(0-п) пам ти по сигналу Запись в блоке 4 формировани  режимов через второй элемент ИЛИ 35 шестой D-триггер 33 по входу R переключаетс  в нулевое состо ние,

разреша  тем самым цо входу V работу адресного счетчика 5 и прохождение через третий элемент И 41 сигнала Гц в следующем такте работы устройства .

По сигналу fg с четвертого выхода второго дешифратора 3 адресный счетчик 5 переключаетс , устанавлива  на адресной шине код дл  выбора в элементах 10 пам ти  чеек с первым ад ресом. На этом заканчиваетс  такт работы устройства.

В следующих тактах работа устройства проходит аналогично описанному. По сигналу f, с шестого выхода дешифратора 3 убтанавливаетс  в нулевое состо ние второй триггер 7; по сигналу fy осуществл етс  опрос элемента 10-(п+1) пам ти с запоминанием результата опроса вторым триггером 7; при наличии нулевой информации в элементе 10-(n+l) пам ти, а следовательно и во втором триггере 7, по сигналу f4 осуществл етс  установка в исходное состо ние сдвигающего регист- ра 9 и шестым D-триггером 33 блоки- руетс  по входу V работа адресного счетчика 5, а также разрешаетс  прием информационного сообщени  в сдвигаю-щий регистр 9; после приема п разр дов информационного сообщени  осуществл етс  синхронизаци  последним тактом делител  1 частоты и разрешаетс  формирование сигнала Запись ; по сигналу формируетс  сигнал

5 Запись и осуществл етс  запись информационного обобщени  со сдвигающего регистра 9 в элементы (10-1)...(10-п) пам ти, а также запись единичной информации с выхода первого D триггера 28 в элемент 10-(п4-1) пам ти, кроме того, по сигналу Запись разрешаетс  шестым D-триггером 33 по входу V работа адресиого счетчика 5; по сигналу f осуществл етс  переключение адресног счетчика 5 на новый адрес и т.д. Есл при нулевом адресе в элементе lO-Cn+ пам ти будет записана 1 (элементы 10 пам ти с нулевым адресом зан ты), -то по сигналу fg второй триггер 7 переключитс  в 1, запретит блоку 4 формировани  режимов формирование сигналов Запись и Запрос ТИ, а по сигналу fg адресный счетчик 5 переключитс  на первый адрес, т.,е. формирование сигналов Запрос и Запись будет разрешено только посл нахождени  свободных элементов 10 пам ти.

Режим Запись заканчиваетс  посл поступлени  в блок 4 формировани  режимов через вход 15 устройства Коне записи и его вход 52 Сброс режима записи от абонента сигнала Конец записи. В блоке 4 формировани  режимов по этому сигналу триггер 25 записи переключаетс  в О, разреша  по ближайшему сигналу fg переключ ние первого D-триггера 28 в нулевое состо ние, при этом устройство, как показано Bbmie, переходит в исходное состо ние.При большом Объеме записьгааемой от абонента информации в устройстве после установки на адресной шине ко- да, соответствующего (К-Р) адресу, (где К - обшее количество адресов, Р - количество свободных п-разр дных элементов пам ти), на первом выходе первого дешифратора 2 по вл етс  сигнал, разрешающий прохождение в режиме Запись через элемент И 11-(п+1) на З-рход первого триггера 6 сигнала f . Первый триггер 6 переключаетс  в единично состо ние, а его выходной сигнал передаетс  через выход 22 Объем пам ти на выхсд и сигнализирует абоненту о том, что в устройстве осталось место только дл  записи Р слов.

При дальнейшем поступлении информации , на запись после записи информационного п-разр дного сообщени  по К-му адресу в элементы 10 пдм ти на втором выходе первого дешифратора 2 по вл етс  единичный сигнал, поступающий в блок 4 формировани  режимов на вход п того D-триггера 32 через вход 55 Переполнение пам ти . По спаду сигнала f п тый D триггер 32 переключаетс  в единичное состо ние, а его выходной сигнал через первый элемент ИЛИ 34-устанавливает«в исходное состо ние четвертый D-триггер 31, шестой D-триггер 33, сдвигающий регистр 9 и триггер 25, разрешающий установку в нулевое состо ние по спаду сигнала f первому триггеру 28, после чего устройство переходит в исходное состо ние, как описано выше. При этом, на выходе 23 Наличие режима формируетс  единичный сигнал, сигнализирующий о том, что устройство закончило работу .

Режим Считывание начинаетс  после прихода на вход 13 устройства сигнала Считьгоание, по которому в блоке 4 формировани  режимов через первый элемент И 39 при отсутствии на его втором входе запрещающего сигнала от первого D-триггера 28 триггер 26 считывани  переключаетс  в единичное состо ние. По спаду ближайшего сигнала fg, поступающего в блок 4 формировани  режимов через вход 59 Начало режима, переключаетс  в единичное состо ние третий D-триггер 30, устанавлива  в устройстве режим Считьюание; при этом на выходе элемента ЗИ-ШШ 47 по вл ет-г с  уровень о, который передаетс  через первый выход 70 Сброс на выход 23 Наличие режима, а также на вход R адресного счетчика 5, снима  тем самым принудительное удержание адресного счетчика в нулевом состо нии. Кроме того, сигнал с выхода третьего D-триггера 30 -в блоке 4 формировани  режимов через четвертый элемент ИЛИ 37 разрешает прохождение сигнала f, с первого выхода второго дешифратора 3 через четвертый элемен И 42 и выход 67 0пpoc пам ти блока 4 формировани  режимов на вход Считывание элемента 10-(п+1) пам ти с целью определени  наличи  значащей информации в элементах (10-1)... (10-п) пам ти нулевого адреса. Если в элементе 10-(n+l) пам ти записана 1, то это означает, что элементы (10-1)...(10-п) пам ти содержат дначащуго информацию по нулевому адресу, при этом второй триггер 7, устанавли ваемый каждый раз в нулевое состо ни сигналом fJ с шестого выхода второго дешифратора 3, переключаетс  в единичное состо ние. Нулевой сигнал с инверсного выхода второго триггера 7 поступает в блок 4 формировани  режи ма через вход 53 Состо ние пам ти и элемент НЕ 48 на вторые входы п то го 43 и шестого 44 элементов И, разреша  прохождение через указанные схемы соответственно строба с выхода третьего триггера 8 через вход 60 Строб тактов блока 4 формировани  режимов 4 и сигнала f4. Строб с выхода п того элемента И 4р через выход 65 Считывание блока 4 формировани  режимов поступает на входы Считьтание элементов (lO-l). (lO-n) пам ти, считьша  информацию по нулевому адресу, при этом считьша ема  информаци  передаетс  на соответствующие информационные входы эле ментов. И (11-1)...(11-п). Сигнал f с выхода шестого элемента И 44, наход щийс  под Стробом, поступает через выход 63 Квитанци  считывани  блока 4 формировани  режимов на входы элементов И (11-1).,.(11-п) и счи тьшает информацию на информационные выходы (24-1)..,. (24-п), при этом сиг нал с выхода шестого элемента И 44 также передаетс  на выход 21 Готовность считывани , извеща  абонента о том, что к нему передаетс  п-разр дна  информаци  в параллельном коде . По сигналу f , поступающему с пер вого выхода второго дешифратора 3, адресный счетчик 5 переключаетс , устанавлива  на адресной шине первый адрес. Далее процесс считывани  информации происходит аналогично описанному выше, но уже из элементов (10-1)...(10-п) пам ти с первым адре сом. Считывание информации осуществл етс  до тех пор, пока в элементе 10-(n+l) пам ти по установленному на адресной шине адресу будет записана единична  информаци . Если в элементе 10-(п+1) пам ти с i адресом будет записана нулева  информаци , то абоненту сигнал с выхода 21 Готовность считьшани  не выдаетс  и считывание информации не происходит. В режиме Считывание адресный счетчик 5 перебирает все К адресов, в каждом из которых анализируетс  состо ние элемента 10-(n+l) пам ти данного адреса, а затем в случае наличи  признака Зан то (единица в элементе 10-(п+1) пам ти) с элементов (10-1)...(I0-п) пам ти считьшаетс  информаци , сопровождающа с , как было описано выше, выдачей сигнала абоненту с выхода 21 Готовность считывани . При установке адресным счетчиком 5 на адресной шине последнего К-го адреса режим считьтанн  в устройстве прекращаетс  и устройство, переходит в исходное состо ние аналогично описанному в режиме Запись. Режим Стирание начинаетс  после прихода на вход 14 устройства сигнала , по которому в блоке 4 формировани  режимов триггер 27 стирани  переключаетс  в единичное состо ние. По спаду ближайшего сигнала f, в блоке 4 формировани  режимов переключаетс  в единичное состо ние второй D-триггер 29, устанавлива  тем самым режим Стирание, при этом на выходе элемента ЗИ-ИЛИ 47 по вл етс  уровень о, снима  тем самьм принудительное удержание адресного счетчика 5 в нулевой состо нии. Кроме тбго, единичный сигнал с выхода второго D-триггера 29 через п тый элемент ИЛИ 38 разрешает прохождение через седьмой элемент И 45 сигнала fy на вход Запись элемента 10-(п+1) пам ти. Так как на информационный вход элемента 10-(п4-1) пам ти подаетс  нулевой сигнал с выхода первого D-триггера 28 через выход 66 Квитанци  записи блока 4 формит ровани  режимов, то в него по сигналу Запись записываетс  нулева  информаци , сигнализирующа  о том, что элемент 10 пам ти с нулевым адресом свободен. По сигналу f, адресньтй счетчик 5 переключаетс , устанавлива  на адресной шине 1-ый адрес и далее работа устройства осуществп етс  аналогично описанному выше. После записи нулевой информации в элемент 10-(n+l) пам ти по последнему К-му адресу переключаетс  в блоке 4 формировани  режимов п тый D-трнггер 32 и устройство устанавливаетс 

в исходное состо ние, аналогично описанному в режиме Запись.

Кроме трех основных режимов Запись , Считывание и Стирание, в устройстве разрешены два совмещенньйс режима: Запись со стиранием и Считывание со стиранием.

Режим Запись - считьгоание  вл етс  запрещенным. При одновременном поступлении на вход устройства сигналов Запись и Считывание устанавливаетс  режим Запись. Если во врем исполнени  режима Считывание поступил сигнал Запись, то после окончани  цикла считьгоани  информации по i адресу, во врем  которого поступил сигнал Запись, устройство выходит из режима Считывание и переходит к режиму Запись.

Режим Стирание - запись устанавливаетс  после прихода сигналов на первый 12 и третий 14 командные входы устройства. В зтом режиме устройство работает также, как и в режиме Запись,но запись информационного сообщени  в элементы пам ти осуществл етс  без анализа информации в элементе 10-(n+l) пам ти.

Режим Считывание - стирание устанавливаетс  после прихода сигналов на второй 13 и третий 14 командные входы устройства, В этом режиме устройство работает также, как и в режиме Считьтание, но после считьшани  информаци  с элементов 10 пам ти по какому-то адресу осуществл етс  в этом же кадре развертки по сигналу fc стирание единичной информации с элемента lO-(n-i-l) пам ти.

Таким образом, введение в предлагаемое устройство дл  сопр жени  делител  частоты, дешифратора, двух триггеров, блока формировани  vгримов позволило значительно расширить область применени  устройства.

Claims (1)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ, содержащее^первый дешифратор, адресный счетчик, первый триггер, (п+1) элементов памяти, (п+2) элементов

   И, причем выходы адресного счетчика соединены с входами первого дешифратора, а информационные выходы первых η элементов памяти соединены с информационными входами первых η элементов И, выходы которых являются информационными выходами устройства, первый выход первого дешифратора соединен с первым входом (η+1) элемента И, отличающееся тем, что, с целью расширения области · применения, в устройство введены делитель частоты, второй дешифратор, второй и третий триггеры, сдвигаю-; щий регистр и блок формирования режимов', причем первый, второй и третий командные входы устройства соединены соответственно с входами режимов записи, считывания и стирания блока формирования режимов, а входы конца записи и начала работы устройства соединены соответственно с входами сброса режима записи и установки в исходное состояние блока формирования режимов, третий командный вход устройства соединен с первым R-входом первого триггера, а вход начала работы устройства соединен с вторым R-входом первого триггера и первым входом сброса делителя частоты, тактовый вход которого соединен с синхровходом устройства, выход готовности считывания которого соединен с* выходом запроса тактов блока формирования режимов, а входы анализа состояния служебного разряда, синхронизации информации, синхронизации записи, начало режима блока формирования режимов соединены соответственно с первым, вторым, третьим и четвертым, выходами второго дешифратора, информационные входы “ которого сйединены с информационными выходами делителя частоты, а пятый и шестой выходы второго дешифратора соединены соответственно с S-входом второго триггера и R-входом третьего триггера, инверсный выход которого соединен с входом состояния памяти блока формирования режимов , а прямой пыход третьего триггера соединен с входом строба тактов информации блока формирования режимов, четвертый и третий выходы второго дешифратора соединены соответственно с тактовым входом адресного счетчика и R-входом третьего триггера, первый выход сброса блока формирования режимов соединен с выходом наличия режима устройства и с входом сброса адресного счетчика, второй выход сброса блока формирования режимов соединен с установочными входами сдвигающего регистра, прямой,и инверсный (п+1) выходы сдв_ щего регистра соединены соответственно с входом готовности записи блока формирование режимов, и с первым входом (п+2)-го элемента И, выход квитанции считывания блока формирования режимов соединен с управляющими входами первых η элементов И и с выходом готовности считывания устройства, информационный рход устройства соединен с информационным входом сдвигающего регистра, выходы разрядов с 1 по η которого соединены с информационными входами первых η элементов памяти, входы записи и считывания_п первых элементов памяти соединены соответственно с выходами записи информации и считывания информации блока формирования режимов, выход квитанции записи которого соединен с вторым входом (п+2)-го элемента И, с информационным входом (п+1) элемента памяти и с вторым входом (п+1) элемента И, третий вход которого соединен с выходом опроса памяти блока формирования режимов и с входом считывания (п+1) элемента памяти, выход разрешения тактов блока формирования режимов соединен с счетным входом адресного счетчика и с третьим инверсным входом (п+2)-го элемента И, выход которого соединен с. вторым входом сброса делителя частоты и с тактовым входом сдвигающего регистра, четвертый вход (п+2)-го элемента И соединен с тактовым входом устройства, выход объема памяти которого соединен с выходом первого триггера, а адресные входы всех элементов памяти соединены с выходами адресного счетчика, второй выход первого дешифратора соединен с входом переполнения памяти блока формирования режимов, выход которого ’’Запись признака занято соединен с входом записи (п+1)-го элемента памяти, информационный выход которого соединен с S входом второго триггера, выход (п+1)-го элемента И соединен с S входом первого триггера, причем блок формирования режимов содержит триггер записи, триггер считывания, триггер стирания, шесть D-триггеров, 5 элементов ИЛИ, 8 элементов И, элемент ЗИ-ИЛИ, элемент НЕ, причем вход режима записи блока формирования режимов соединен с S входом триггера записи, выход которого соединен с D входом первого D-триггера, вход режима считывания блока формирования режимов соединен с первым входом первого элемента И, выход которого соединен с S входом триггера считывания, вход сброса режима записи блока формирования режимов соединен с первым R-входом триггера записи, второй R-вход которого qoeflHHeH с выходом первого элемента ИЛИ, с первыми входами второго и третьего элементов ИЛИ, с й-входом четвертого D-триггера, с й-входом триггера стирания и с первым й-входом триггера считывания, вход режима стирания блока соединен с S-входом триггера стирания, выход которого соединен с D-входом второго D-триггера, выход первого D-триггера соединен с выходом квитанции записи блока, с первым входом первого элемента И элемента ЗИ-ИЛИ, с первыми входами второго и третьего элементов И, с первым входом четвертого элемента ИЛИ, с вторым R-входом триггера считывания, выход которого соединен с D-входом третьего D-триггера, тактовые входы первого, второго и третьего D-триггеров объединены и соединены с входом начала режима блока формирования, вход установки исходного состояния которого соединен с й-входами первого, второго, третьего D-триггеров и первым входом первого элемента ИЛИ, инверсный выход первого D-триггера соединен со вторым входом первого элемента И и с первым входом второго элемента И элемента ЗИ-ИЛИ, второй вход второго элемента И которого соединен с первым входом четвертого элемента И и с инверсным выходом второго D-триггера, выход второго D-триггера соединен с первым входом третьего элемента И, элемента ЗИ-ИЛИ и с первым входом пятого элемента ИЛИ, второй вход которого сое*динен со вторым входом четвертого элемента И и с выходом четвертого элемента ИЛИ, второй вход четвертого элемента ИЛИ соединен с первыми входами пятого и шестого элементов И, со вторым входом первого элемента И элемента ЗИ-ИЛИ и с выходом третьего D-триггера, инверсный выход которого соединен с третьим входом второго элемента И элемента ЗИ-ИЛИ, выход элемента ЗИ-ИЛИ соединен с; первым выходом сброса блока формирования режимов и с R-входом пятого D-триггера, D-вход которого соединен с входом переполнения памяти блока формирования режимов, вход синхрони1176337 зации записи блока формирования режимов соединен с третьим входом второго элемента И, с первым входом седьмого элемента И и с тактовым входом пятого D-триггера, выход которого соединен со вторым входом первого элемента ИЛИ, вход состояние памяти блока формирования режимов соединен с третьим входом третьего элемента И, со в’торым входом второго элемента И и через элемент НЕ со вторыми входами пятого и шестого элементов И, третий вход пятого элемента И соединен с входом строба тактов информации блока формирования режимов, вход анализа состояния служебного разряда блока формирования режимов соединен с третьим входом четвертого элемента И, выход которого соединен с выходом опроса памяти блока формирования режимов, вход синхронизации информации блока формирования режимов соединен со вторым входом третьего элемента И и с третьим входом шестого элемента И, выход которого соединен с выходом квитанции считывания блока формирования режима, вход готовности записи блока формирования режимов соединен с третьим входом седьмого элемента И и с четвертым входом второго элемента И, выход кото рого соединен с выходом записи инфор' мации и со вторым входом второго элемента ИЛИ, выход второго элемента ИЛИ подключен к входу R шестого D-триггера, входы С и D которого объединены и соединены со входами С и D четвертого D-триггера, с выходом третьего элемента И, со вторым входом третьего элемента ИЛИ и с первым входом восьмого элемента И, выход которого соединен со вторым входом третьего элемента И элемента ЗИ-ИЛИ и с выходом запроса тактов блока формирования режимов, выход пятого элемента ИЛИ соединен со вторым входом седьмого элемента И, выход которого соединен с выходом Запись признака занято блока формирования режимов, инверсный выход четвертого D-триггера соединен со вторым входом восьмого элемента И, выход третьего элемента ИЛИ соединен с вторым выходом сброса блока формирования режимов, выход разрешения тактов которого соединен с четвертым входом третьего элемента И и с инверсным выходом шестого D-триггера, выход пятого элемента И соединен с выходом считывания информации блока формирования режимов.